一种信号发生装置论文和设计-季翔宇

全文摘要

本实用新型实施例提供了一种信号发生装置,包括FPGA现场可编程门阵列和第一电平转换电路,所述FPGA包括高速信号输出接口集合,所述高速信号输出接口集合中每一个高速信号输出接口输出高速信号;所述第一电平转换电路的输入端与所述高速信号输出接口集合相连,所述第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于所述第一预设幅值范围的高速信号,基于此,FPGA可提供的不同类型的高速信号输出接口输出的高速信号都可以通过所述第一电平转换电路转换得到符合C‑PHY规范协议规定的高速信号,降低对FPGA信号输出接口类型或FPGA信号输出接口输出信号电平选择的局限性,增加信号发生装置的通用性。

主设计要求

1.一种信号发生装置,其特征在于,包括:FPGA现场可编程门阵列,所述FPGA包括高速信号输出接口集合,所述高速信号输出接口集合包括至少一个高速信号输出接口,每一个高速信号输出接口输出高速信号;第一电平转换电路,所述第一电平转换电路的输入端与所述高速信号输出接口集合相连,所述第一电平转换电路的输出端输出电平属于第一预设幅值范围的高速信号;其中,所述第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于所述第一预设幅值范围的高速信号。

设计方案

1.一种信号发生装置,其特征在于,包括:

FPGA现场可编程门阵列,所述FPGA包括高速信号输出接口集合,所述高速信号输出接口集合包括至少一个高速信号输出接口,每一个高速信号输出接口输出高速信号;

第一电平转换电路,所述第一电平转换电路的输入端与所述高速信号输出接口集合相连,所述第一电平转换电路的输出端输出电平属于第一预设幅值范围的高速信号;

其中,所述第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于所述第一预设幅值范围的高速信号。

2.根据权利要求1所述的信号发生装置,其特征在于,所述高速信号输出接口集合包括第一高速信号输出接口和第二高速信号输出接口;

所述第一电平转换电路的输入端分别与所述第一高速信号输出接口和第二高速信号输出接口相连。

3.根据权利要求2所述的信号发生装置,其特征在于,所述第一电平转换电路包括:

第一电阻,所述第一电阻的第一端与所述第一高速信号输出接口相连,所述第一电阻的第二端分别与第二电阻的第一端、第三电阻的第一端以及第四电阻的第一端相连;

所述第二电阻,所述第二电阻的第二端与所述第二高速信号输出接口相连;

所述第三电阻,所述第三电阻的第二端与电源的正极相连;

所述第四电阻,所述第四电阻的第二端与第五电阻的第一端相连,所述第四电阻的第二端为所述第一电平转换电路的输出端;

所述第五电阻,所述第五电阻的第二端与所述电源的负极相连。

4.根据权利要求3所述的信号发生装置,其特征在于,所述第一高速信号输出接口和所述第二高速信号输出接口中,一个高速信号输出接口输出具有第一电平的高速信号,一个高速信号输出接口输出具有第二电平的高速信号,所述第一电平高于所述第二电平;

或,

所述第一高速信号输出接口和所述第二高速信号输出接口均输出具有所述第一电平的高速信号,或,均输出具有所述第二电平的高速信号。

5.根据权利要求4所述信号发生装置,其特征在于,包括三个信号发生电路,每一信号发生电路至少包括:所述第一电平转换电路;

所述FPGA还包括两个所述高速信号输出接口集合;

其中,每一信号发生电路中的所述第一电平转换电路的输入端与一个所述高速信号输出接口集合相连;不同信号发生电路中的所述第一电平转换电路的输入端与不同的所述高速信号输出接口集合相连。

6.根据权利要求4所述的信号发生装置,其特征在于,所述FPGA还包括:

低速信号输出接口,所述低速信号输出接口输出低速信号;

第二电平转换电路,所述第二电平转换电路输入端与所述低速信号输出接口相连,所述第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号;

其中,所述第二电平转换电路能够将其输入端接收到的低速信号转换成电平属于所述第二预设幅值范围的低速信号。

7.根据权利要求6所述的信号发生装置,其特征在于,还包括:

高低速切换开关,所述高低速切换开关的第一输入端与所述第一电平转换电路的输出端相连,所述高低速切换开关的第二输入端与所述第二电平转换电路的输出端相连;所述高低速切换开关的控制端输入有控制信号;

所述控制信号能够控制所述高低速切换开关的输出端输出电平属于所述第二预设幅值范围的低速信号或电平属于第一预设幅值范围的高速信号。

8.根据权利要求7所述的信号发生装置,其特征在于,所述FPGA还包括:

控制信号输出接口,能够输出所述控制信号。

9.根据权利要求5所述信号发生装置,其特征在于,所述FPGA还包括:

三个低速信号输出接口,每一所述低速信号输出接口输出低速信号;

所述每一信号发生电路还包括:第二电平转换电路,所述第二电平转换电路输入端与一个所述低速信号输出接口相连,所述第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号;

其中,不同第二电平转换电路与不同的低速信号输出接口相连,每一所述第二电平转换电路能够将其输入端接收到的低速信号转换成电平属于所述第二预设幅值范围的低速信号。

10.根据权利要求9所述的信号发生装置,其特征在于,每一所述信号发生电路还包括:

高低速切换开关,所述高低速切换开关的第一输入端与该高低速切换开关所属信号发生电路中的所述第一电平转换电路的输出端相连,所述高低速切换开关的第二输入端与该高低速切换开关所属信号发生电路中的所述第二电平转换电路的输出端相连;所述高低速切换开关的控制端输入有控制信号;

所述控制信号能够控制所述高低速切换开关的输出端输出电平属于所述第二预设幅值范围的低速信号或电平属于第一预设幅值范围的高速信号。

设计说明书

技术领域

本实用新型实施例涉及信号处理技术领域,更具体的涉及一种信号发生装置。

背景技术

MIPI(Mobile Industry Processor Interface,移动行业处理器接口)是一种移动通信行业设备内部视频数据传输接口标准,常用的MIPI的PHY(Port Physical Layer,端口物理层)包括D-PHY、M-PHY等多种类型,随着智能设备的发展,近年来,电子设备例如智能手机的摄像头、显示屏的像素和帧频不断增加,原有的D-PHY、M-PHY接口逐渐难以满足数据快速传输的需求,C-PHY是一种新的MIPI接口,其信号传输方式不同于D-PHY和M-PHY每条通道使用2个信号发生电路,C-PHY每条通道使用三个信号发生电路,在高速模式下,C-PHY接口输出高速信号,且C-PHY接口输出状态包括六种,其中,每一种输出状态是由三个信号发生电路分别输出的三个不同的高速信号电平组成的,通过三线传输的传输方式,C-PHY接口在相同时间内可以发送更多的数据量,即相比于现有的D-PHY和M-PHY,C-PHY能够支持更高的传输速率。

由上所述,C-PHY接口传输高速信号需要每个信号发生电路的输出端输出符合C-PHY规范协议规定的高速信号,目前能够输出符合规定的高速信号发生电路对信号输出接口的要求比较高,往往需要特定的信号输出接口才能输出符合规定的高速信号。

实用新型内容

有鉴于此,本实用新型提供了一种C-PHY信号发生装置,利用FPGA的通用输出接口,得到符合C-PHY规范协议规定的信号。

为实现上述目的,本实用新型提供如下技术方案:

一种信号发生装置,包括:

FPGA现场可编程门阵列,所述FPGA包括高速信号输出接口集合,所述高速信号输出接口集合包括至少一个高速信号输出接口,每一个高速信号输出接口输出高速信号;

第一电平转换电路,所述第一电平转换电路的输入端与所述高速信号输出接口集合相连,所述第一电平转换电路的输出端输出电平属于第一预设幅值范围的高速信号;

其中,所述第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于所述第一预设幅值范围的高速信号。

优选地,所述高速信号输出接口集合包括第一高速信号输出接口和第二高速信号输出接口;

所述第一电平转换电路的输入端分别与所述第一高速信号输出接口和第二高速信号输出接口相连。

优选地,所述第一电平转换电路包括:

第一电阻,所述第一电阻的第一端与所述第一高速信号输出接口相连,所述第一电阻的第二端分别与第二电阻的第一端、第三电阻的第一端以及第四电阻的第一端相连;

所述第二电阻,所述第二电阻的第二端与所述第二高速信号输出接口相连;

所述第三电阻,所述第三电阻的第二端与电源的正极相连;

所述第四电阻,所述第四电阻的第二端与第五电阻的第一端相连,所述第四电阻的第二端为所述第一电平转换电路的输出端;

所述第五电阻,所述第五电阻的第二端与所述电源的负极相连。

优选地,所述第一高速信号输出接口和所述第二高速信号输出接口中,一个高速信号输出接口输出具有第一电平的高速信号,一个高速信号输出接口输出具有第二电平的高速信号,所述第一电平高于所述第二电平;

或,

所述第一高速信号输出接口和所述第二高速信号输出接口均输出具有所述第一电平的高速信号,或,均输出具有所述第二电平的高速信号。

优选地,所述一种信号发生装置还包括三个信号发生电路,每一信号发生电路至少包括:所述第一电平转换电路;

所述FPGA还包括两个所述高速信号输出接口集合;

其中,每一信号发生电路中的所述第一电平转换电路的输入端与一个所述高速信号输出接口集合相连;不同信号发生电路中的所述第一电平转换电路的输入端与不同的所述高速信号输出接口集合相连。

其中,所述FPGA还包括:

低速信号输出接口,所述低速信号输出接口输出低速信号;

第二电平转换电路,所述第二电平转换电路输入端与所述低速信号输出接口相连,所述第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号;

其中,所述第二电平转换电路能够将其输入端接收到的低速信号转换成电平属于所述第二预设幅值范围的低速信号。

优选地,所述一种信号发生装置还包括:

高低速切换开关,所述高低速切换开关的第一输入端与所述第一电平转换电路的输出端相连,所述高低速切换开关的第二输入端与所述第二电平转换电路的输出端相连;所述高低速切换开关的控制端输入有控制信号;

所述控制信号能够控制所述高低速切换开关的输出端输出电平属于所述第二预设幅值范围的低速信号或电平属于第一预设幅值范围的高速信号。

优选地,所述FPGA还包括:

控制信号输出接口,能够输出所述控制信号。

优选地,所述FPGA还包括:

三个低速信号输出接口,每一所述低速信号输出接口输出低速信号;

每一信号发生电路包括:第二电平转换电路,所述第二电平转换电路输入端与一个所述低速信号输出接口相连,所述第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号;

其中,不同第二电平转换电路与不同的低速信号输出接口相连,每一所述第二电平转换电路能够将其输入端接收到的低速信号转换成电平属于所述第二预设幅值范围的低速信号。

优选地,每一所述信号发生电路还包括:

高低速切换开关,所述高低速切换开关的第一输入端与该高低速切换开关所属信号发生电路中的所述第一电平转换电路的输出端相连,所述高低速切换开关的第二输入端与该高低速切换开关所属信号发生电路中的所述第二电平转换电路的输出端相连;所述高低速切换开关的控制端输入有控制信号;

所述控制信号能够控制所述高低速切换开关的输出端输出电平属于所述第二预设幅值范围的低速信号或电平属于第一预设幅值范围的高速信号。

经由上述的技术方案可知,本实用新型实施例提供了一种信号发生装置,包括FPGA现场可编程门阵列和第一电平转换电路,所述FPGA包括高速信号输出接口集合,所述高速信号输出接口集合包括至少一个高速信号输出接口,每一个高速信号输出接口输出高速信号;所述第一电平转换电路的输入端与所述高速信号输出接口集合相连,所述第一电平转换电路的输出端输出电平属于第一预设幅值范围的高速信号;其中,所述第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于所述第一预设幅值范围的高速信号,可以理解的是,当第一预设幅值范围为C-PHY规范协议规定的高速信号电平范围时,FPGA包括的不同类型的高速信号输出接口输出的高速信号都可以通过所述第一电平转换电路转换得到符合C-PHY规范协议规定的高速信号,因此,降低对FPGA信号输出接口类型或FPGA信号输出接口输出信号电平幅值选择的局限性,增加信号发生装置的通用性。

进一步,经由上述的技术方案可知,与现有技术相比,本实用新型实施例提供的一种信号发生装置,输出属于第一预设幅值范围的高速信号所需FPGA引脚大大较少,降低了成本。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本实用新型的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图。

图1示例了C-PHY输出状态示意图;

图2为本实用新型提供的一种信号发生装置结构图;

图3示例了一种包括两个高速信号输出接口的信号发生装置结构图;

图4示例了一种包括三个信号发生电路输出高速信号的信号发生装置结构图;

图5示例了一种可以输出低速信号的信号发生装置结构图;

图6实例了一种电平转换器低速信号电平转换过程示意图;

图7示例了一种包括三个信号发生电路和高低速转换开关的信号发生装置结构图。

具体实施方式

为了引用和清楚起见,下文中使用的技术名词的说明、简写或缩写总结如下:

MIPI:Mobile Industry Processor Interface,移动行业处理器接口,是一种移动通信行业设备内部视频数据传输接口标准;

PHY:Port Physical Layer,端口物理层,是一个对OSI模型物理层的共同简称;

C-PHY:MIPI的一种物理接口标准,每路通道使用3条传输线;

D-PHY、M-PHY:MIPI的一种物理接口标准,每路通道均使用2根传输线;

LP:Low-Power,低速;

HS:High-Speed,高速;

FPGA:Field-Programmable Gate Array,现场可编程门阵列,作为专用集成电路领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。

下面将结合本实用新型实施例中的附图,对本实用新型实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本实用新型一部分实施例,而不是全部的实施例。基于本实用新型中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本实用新型保护的范围。

随着智能设备的更新与发展,尤其是智能设备例如智能手机的摄像头或显示屏像素或帧频的增加,原有的MIPI物理层接口,如D-PHY、M-PHY的数据传输速率无法满足数据传输需要,而最新的MIPI物理层接口C-PHY利用三线传输的传输方式进行数据的高速传输,大大提高了传输速率。

具体地,C-PHY接口每条通道使用三个信号发生电路,定义为Lane A、Lane B和Lane C,且C-PHY接口的信号传输可以分为高速模式或低速模式。

其中,高速模式下传输速度较高的信号,例如高速视频数据,通常数据传输速度大于80MS\/s,此时每个信号发生电路均可以输出电平属于C-PHY规范协议规定的电平范围内的高速信号,且三个信号发生电路输出高速信号的电平不同,分别表示为VA、VB和VC,一般情况下将三个信号发生电路输出电平分为high(高)、middle(中)、low(低),通过三个信号发生电路输出不同的高速信号电平,可以得到六种C-PHY输出状态,分别为+X,+Y,+Z,-X,-Y,-Z,C-PHY信号接收端通过检测上述输出状态的改变来识别数据的变化状态,为了便于理解,结合附图1对上述六种输出状态进行说明,如图1所示,图1为C-PHY输出状态示意图,即:

当VA>VC>VB,C-PHY接口输出状态为+X;

当VB>VA>VC,C-PHY接口输出状态为+Y;

当VC>VB>VA,C-PHY接口输出状态为+Z;

当VB>VC>VA,C-PHY接口输出状态为-X;

当VC>VA>VB,C-PHY接口输出状态为-Y;

当VA>VB>VC,C-PHY接口输出状态为-Z。

需要说明的是,VA、VB和VC是C-PHY规范协议规定的高速信号电平范围内的电平,只要在此电平范围内且满足上述电平关系,就可以得到相应的C-PHY输出状态。一般的,在理想情况下,C-PHY规范协议规定的高速信号标准电平为high=300mV,middle=200mV,low=100mV。

接下来,结合附图2介绍本实用新型实施例提供的一种信号发生装置,图2为本实用新型提供的一种信号发生装置结构图,可以包括:FPGA现场可编程门阵列和第一电平转换电路。

其中,FPGA包括高速信号输出接口集合,高速信号输出接口集合包括至少一个高速信号输出接口,每一个高速信号输出接口输出高速信号,其中,每一个高速信号输出接口可以为FPGA可提供的任意类型的高速单端信号输出接口,例如LVTTL(Low VoltageTransistor-Transistor Logic),LVCMOS(Low Voltage Complementary Metal OxideSemiconductor)电路或SSTL(Stub Series Terminated Logic)等类型,可以理解的是,任意类型的高速单端信号输出接口都能够输出高速信号,不同类型的高速单端信号输出接口能够输出的高速信号电平不同。

其中,第一电平转换电路的输入端与高速信号输出接口集合相连,第一电平转换电路的输出端输出电平属于第一预设幅值范围的高速信号;其中,第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于第一预设幅值范围的高速信号。

其中,第一电平转换电路输入端接收到的高速信号为高速信号输出接口集合输出的高速信号,可以理解的是,不同类型的高速信号输出接口输出的高速信号电平幅值不同,第一电平转换电路输出端输出高速信号电平所属的第一预设幅值范围可以为C-PHY规范协议规定的高速信号电平范围,进一步,第一电平转换电路能够将其输入端接收到的高速信号转换成电平符合C-PHY规范协议规定的高速信号。

经由上述的技术方案可知,本实用新型实施例提供了一种信号发生装置,包括FPGA现场可编程门阵列和第一电平转换电路,所述FPGA包括高速信号输出接口集合,所述高速信号输出接口集合包括至少一个高速信号输出接口,每一个高速信号输出接口输出高速信号;所述第一电平转换电路的输入端与所述高速信号输出接口集合相连,所述第一电平转换电路的输出端输出电平属于第一预设幅值范围的高速信号;其中,所述第一电平转换电路能够将其输入端接收到的高速信号转换成电平属于所述第一预设幅值范围的高速信号,可以理解的是,当第一预设幅值范围为C-PHY规范协议规定的高速信号电平范围时,FPGA包括的不同类型的高速信号输出接口输出的高速信号都可以通过所述第一电平转换电路转换得到符合C-PHY规范协议规定的高速信号,因此,降低对FPGA信号输出接口类型或FPGA信号输出接口输出信号电平幅值选择的局限性,增加信号发生装置的通用性。

进一步,经由上述的技术方案可知,与现有技术相比,本实用新型实施例提供的一种信号发生装置,输出属于第一预设幅值范围的高速信号所需FPGA引脚大大较少,降低了成本。

接下来,结合附图3进一步介绍本实用新型实施例提供的一种信号发生装置,如图3所示,所述高速信号输出接口集合可以包括第一高速信号输出接口和第二高速信号输出接口;所述第一电平转换电路的输入端分别与所述第一高速信号输出接口和第二高速信号输出接口相连。

其中,第一电平转换电路可以包括:第一电阻、第二电阻、第三电阻、第四电阻和第五电阻,如图3所示,上述电阻分别用R1、R2、R3、R4和R5表示,接下来对各个电阻的连接方式进行介绍:

第一电阻R1的第一端与第一高速信号输出接口相连,第一电阻R1的第二端分别与第二电阻R2的第一端、第三电阻R3的第一端以及第四电阻R4的第一端相连;第二电阻R2的第二端与第二高速信号输出接口相连;第三电阻R3的第二端与电源的正极相连;第四电阻R4的第二端与第五电阻R5的第一端相连,第四电阻R4的第二端为第一电平转换电路的输出端;第五电阻R5的第二端与电源的负极相连。

其中,上述各个电阻可以为纯电阻,也可以为多个电阻串联或并联组成的等效电阻。

需要说明的是,电源可以包括内置电源,或者外置电源,可以为第一电平转换电路提供输入电压。

其中,第一高速信号输出接口和第二高速信号输出接口均可以输出高速信号,且可以为FPGA可提供的任意类型的高速单端信号输出接口,第一高速信号输出接口和第二高速信号输出接口输出的高速信号可以为第一电平或第二电平,假设第一电平高于第二电平,根据输出电平不同可以有几种不同的情况,具体可以包括:

第一种,第一高速信号输出接口和第二高速信号输出接口中,一个高速信号输出接口输出具有第一电平的高速信号,另一个高速信号输出接口输出具有第二电平的高速信号。

第二种,第一高速信号输出接口和第二高速信号输出接口均输出具有第一电平的高速信号。

第三种,第一高速信号输出接口和第二高速信号输出接口均输出具有所述第二电平的高速信号。

结合实例对上述三种情况下第一电平转换电路的输出端输出高速信号电平进行介绍,如图3所示,第一高速信号输出接口和第二高速信号输出接口分别表示为HS-A1和HS-A2;其中,HS-A1输出的高速信号可以为第一电平A1-VDD或第二电平A1-VSS,且HS-A2输出的高速信号也可以为第一电平A2-VDD或第二电平A2-VSS。

需要说明的是,不同类型的高速信号输出接口输出高速信号的第一电平幅值不同,例如,LVTTL的输出接口输出高速信号的第一电平幅值根据电平标准不同可以为3.3V、2.5V或更低;基于此,本实施例提供的信号发生装置以第一高速信号输出接口和第二高速信号输出接口为同一类型的高速单端信号输出接口为例进行介绍,即假设A1-VDD等于A2-VDD,表示为A_VDD,且A1-VSS等于A2-VSS,表示为A_VSS。

在可选的一种实施方式下第一电平转换电路包括的各个电阻的阻值大小关系可以为:R1=R2=R3=R4+R5;电源电压可以为A_VDD。

可选的,上述三种情况下电平转换电路的输出端输出电平具体可以包括::

第一种,HS-A1输出第一电平A_VDD且HS-A2输出第二电平A_VSS,或,HS-A1输出第二电平A_VSS,且HS-A2输出第一电平A_VDD,则根据第一电平转换电路包括的各个电阻的阻值大小关系,可以得到第一电平转换电路的输出端输出电平为middle(中):

第二种,HS-A1和HS-A2同时输出第一电平A_VDD,则根据第一电平转换电路包括的各个电阻的阻值大小关系,可以得到第一电平转换电路的输出端输出电平为high(高):

第三种,HS-A1和HS-A2同时输出第二电平A_VSS,则根据第一电平转换电路包括的各个电阻的阻值大小关系,可以得到第一电平转换电路的输出端输出电平为low(低):

基于此,第一电平转换电路的输出端输出的高速信号的电平可以为上述三种情况下的任一种电平。

进一步,当第一预设幅值范围为C-PHY规范协议规定的高速信号输出电平的范围时,可以根据A_VDD大小选择R5和R4,保证第一电平转换电路能够将其输入端接收到的高速信号转换成电平符合C-PHY规范协议规定范围的高速信号。

例如,当A_VDD=1.2V时,R4:R5=2:1,此时,上述三种输出电平为C-PHY规范协议规定的标准电平,即high=300mV,middle=200mV,low=100mV;

或者当A_VDD=1.8V时,R4:R5=7:2,此时,上述三种输出电平为C-PHY规范协议规定的标准电平,即high=300mV,middle=200mV,low=100mV。

需要说明的是,high、middle和low可以为C-PHY规范协议规定范围的任何电平。

前述可知,C-PHY信号三线传输方式中,C-PHY接口每路通道使用三条信号发生电路,基于此,提出另一可选的实施例对本实用新型提供的一种信号发生装置进行介绍,具体可以包括三个信号发生电路,每一信号发生电路至少包括第一电平转换电路;可选的,FPGA还包括两个高速信号输出接口集合。

如图4所示,每一信号发生电路中的第一电平转换电路的输入端与一个高速信号输出接口集合相连;不同信号发生电路中的第一电平转换电路的输入端与不同的所述高速信号输出接口集合相连。

由上述实施例可知,每一高速信号输出接口集合可以包括第一高速信号输出接口和第二高速信号输出接口,且,每一高速信号输出接口集合包括的第一高速信号输出接口和第二高速信号输出接口输出的高速信号电平,可以包括上述实施例介绍的三种情况,基于此,三个信号发生电路可以分别输出电平不同的高速信号,由此,可以得到六种C-PHY输出状态,分别为+X,+Y,+Z,-X,-Y,-Z。

接下来结合附图4以输出状态为“-Z”为例,对C-PHY输出状态进行说明。

如图4所示,三个信号发生电路分别表示为Lane A、Lane B和Lane C,其中,每一信号发生电路包括均包括一个第一电平转换电路,Lane A包括的第一电平转换电路分别与第一高速信号输出接口HS-A1和第二高速信号输出接口HS-A2相连;Lane B包括的第一电平转换电路分别与第一高速信号输出接口HS-B1和第二高速信号输出接口HS-B2相连;Lane C包括的第一电平转换电路分别与第一高速信号输出接口HS-C1和第二高速信号输出接口HS-C2相连。

当输出状态为“-Z”时,可选的一种实现方式为:R1=R2=R3=R4+R5,所有高速信号输出接口输出高速信号第一电平为VDD,第二电平为VSS,电源电压为VDD。

此时,HS-A1和HS-A2同时输出第一电平VDD,则根据第一电平转换电路包括的各个电阻的阻值大小关系,可以得到Lane A中第一电平转换电路的输出端输出电平VA为:

假设VDD=1.8V,且R4:R5=7:2,则VA=300mV。

HS-B1输出第一电平VDD且HS-B2输出第二电平VSS,或,HS-B1输出第二电平VSS,HS-B2输出第一电平VDD,则根据第一电平转换电路包括的各个电阻的阻值大小关系,可以得到Lane B中第一电平转换电路的输出端输出电平VB为:

假设VDD=1.8V,且R4:R5=7:2,则VB=200mV。

HS-C1和HS-C2同时输出第二电平VSS,则根据第一电平转换电路包括的各个电阻的阻值大小关系,可以得到Lane C中第一电平转换电路的输出端输出电平VC为:

假设VDD=1.8V,且R4:R5=7:2,则VC=100mV。

显然,VA>VB>VC,且VA、VB和VC均在C-PHY协议规定的高速电平范围之内,则C-PHY高速信号传输状态为-Z,可以理解的是,当高速信号输出接口输出电平发生变化时,VA、VB和VC大小关系可以发生相应的变化,得到其他五种传输状态,具体可参照上述输出状态为“-Z”时的实现方式,本实施例不再赘述。

需要说明的,当VDD为其他可选的第一电平时,可以选择不同的R4和R5,得到电平符合C-PHY协议规定的高速信号。

需要说明的,本实施例提供的信号发生装置,通常与C-PHY信号接收端相连,一般的,信号接收端内部在高速模式下存在端接电阻RL,上述实施例提及的VA、VB和VC在接收端存在端接电阻RL的情况下,其电平会发生变化,例如上述VA在RL的影响下,会有所下降;上述VC在RL的影响下,会有所升高,上述VB在RL的影响下,一般不发生变化;通过同步调节第一电平转换电路中的各个阻值的大小或比例关系,可以使在连接端接电阻RL的情况下,得到电平符合C-PHY协议规定的高速信号,一般情况下,可令R1=R2=R3=R4+R5=k*RL,其中k为经验值,一般可以取值1.5~2.0之间,由此可以获得较高的输出宽带。

由上述实施例可以看出,本实施例不仅能够输出符合C-PHY协议规定的高速电平范围之内的高速信号,另外,本实用新型提供的一种信号发生装置包括的第一电平转换电路只包括电阻元件,连接方式简单,大大节省成本,在使用时,只需改变电阻阻值即可将不同高速信号输出接口输出的高速信号转换为电平符合规定的高速信号。

另外,C-PHY接口还可以包括低速模式,低速模式下传输速度较低的信号,一般的,低速信号速度小于10Mbps,用于传递状态信息或控制信号,例如,传输手机显示屏的调亮或调暗控制指令信息,通过低速模式传输此类控制指令信息可以降低系统功耗,在低速模式下低速信号可以是各自独立的全摆幅信号,需要说明的是,C-PHY协议规定低速信号电平范围在0.95V~1.3V之间,但是理想情况下,低速信号标准电平为1.2V。

基于此,本装置还可以包括:低速信号输出接口和第二电平转换电路,第二电平转换电路输入端与低速信号输出接口相连。

其中,低速信号输出接口可以为FPGA可提供的任意类型的低速单端信号输出接口,例如LVTTL,LVCMOS电路或SSTL等类型,可以理解的是,任意类型的低速单端信号输出接口都能够输出低速信号,不同类型低速单端信号输出接口输出低速信号电平不同。。

其中,第二电平转换电路的输出端输出电平属于第二预设幅值范围的低速信号;所述第二电平转换电路能够将其输入端接收到的低速信号转换成电平属于所述第二预设幅值范围的低速信号。

可以理解的是,不同类型的低速信号输出接口输出的低速信号电平不同,第二电平转换电路输出端输出低速信号电平所属的第二预设幅值范围可以为C-PHY规范协议规定的低速信号电平范围,进一步,第二电平转换电路能够将其输入端接收到的低速信号转换成电平符合C-PHY规范协议规定的低速信号。

需要说明的是,第二电平转换电路可以为分压电路或者电平转换器件,其功能为将输入端接收到的低速信号转换成电平符合C-PHY规范协议规定的低速信号,具体电路形式或电平转换器件型号为现有技术,本实施例不做限定。

结合附图5对本实用新型实施例进行介绍,如图5所示,低速信号输出接口表示为LP-A,其中,LP-A可以输出电平为VCC的低速信号,可选的,第二电平转换电路为电平转换器件,例如,可选的一种电平转换器件为8通道双向逻辑电平转换器TXB0108,TXB0108在传输低速信号时低速信号的电平变化如图6所示,即,TXB0108输入端接收LP-A输出的电平为VCC的低速信号,输出端输出电平属于第二预设幅值范围的低速信号,例如,当第二预设幅值范围为C-PHY规范协议规定的低速信号电平范围时,可以输出电平属于C-PHY规范协议规定的低速信号电平范围的低速信号,可选的,可以输出电平为标准电平1.2V的低速信号。

基于上述实施例,如图5所示,本装置还可以包括高低速切换开关。

其中,高低速切换开关的第一输入端与第一电平转换电路的输出端相连,高低速切换开关的第二输入端与第二电平转换电路的输出端相连;高低速切换开关的控制端输入有控制信号。

其中,控制信号能够控制高低速切换开关的输出端输出:

第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号;

或,

第一电平转换电路的输出端输出的电平属于第一预设幅值范围的高速信号。

可以理解的是,高低速切换开关包括可以控制高低速信号切换的电子器件,其控制信号可以为器件本身产生的控制信号,或者可以为其他控制装置发出控制信号,可选的一种高低速切换开关为ADG918,ADG918是一款具有50Ω端接分流引脚的吸收式开关,其工作原理为现有技术,本实施例不做赘述。

下面介绍一种可选的控制信号:

如图5所示,本装置的FPGA还可以包括:控制信号输出接口,能够输出控制信号,控制信号输出接口可以为FPGA可提供的单端信号输出接口,一般可以选择高速单端信号输出接口,用HS-EN表示,HS-EN可输出电平不同的信号,其输出信号的电平可以包括高电平或低电平,该信号可以为高速信号,可选的,当控制信号输出接口输出高电平时,高低速切换开关输出高速信号,当控制信号输出接口输出低电平时,高低速切换开关输出低速信号,基于此,实现高低速信号切换。

前述可知,C-PHY信号三线传输方式中,C-PHY接口每路通道使用三个信号发生电路,基于此,参照附图7,对本实用新型提供的一种信号发生装置进行介绍。具体地,还包括:三个低速信号输出接口,其中,每一所述低速信号输出接口输出低速信号。

可选的,每一信号发生电路还包括:第二电平转换电路,

其中,第二电平转换电路输入端与一个低速信号输出接口相连,第二电平转换电路的输出端输出电平属于第二预设幅值范围的低速信号;其中,不同第二电平转换电路与不同的低速信号输出接口相连,每一第二电平转换电路能够将其输入端接收到的低速信号转换成电平属于第二预设幅值范围的低速信号。

如图7所示,三个信号发生电路分别记为Lane A、Lane B和Lane C,其中,三个低速信号输出接口分别为低速单端信号输出接口LP-A、LP-B和LP-C,每一低速信号输出接口后连接一个第二电平转换电路,需要说明的是,一般情况下三个第二电平转换电路相同,特殊的,可以选择不同的第二电平转换电路。

可选的,每一信号发生电路还包括高低速切换开关。

其中,高低速切换开关的第一输入端与该高低速切换开关所属信号发生电路中的第一电平转换电路的输出端相连,高低速切换开关的第二输入端与该高低速切换开关所属信号发生电路中的第二电平转换电路的输出端相连。

如图7所示,Lane A中的高低速切换开关的第一输入端与Lane A中的第一电平转换电路的输出端相连,高低速切换开关的第二输入端与Lane A中的第二电平转换电路的输出端相连;Lane B中的高低速切换开关的第一输入端与Lane B中的第一电平转换电路的输出端相连,高低速切换开关的第二输入端与Lane B中的第二电平转换电路的输出端相连;Lane C中的高低速切换开关的第一输入端与Lane C中的第一电平转换电路的输出端相连,高低速切换开关的第二输入端与Lane C中的第二电平转换电路的输出端相连。

可选的,每一高低速切换开关的控制端输入有控制信号,其中,控制信号能够控制每一信号发生电路中的高低速切换开关的输出端输出:

第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号;

或,

第一电平转换电路的输出端输出的电平属于第一预设幅值范围的高速信号。

可选的,每一信号发生电路中高低速切换开关的控制信号的发出方式可以相同也可以不同,图7所示了一种控制信号发生装置。

具体地,还可以包括:控制信号输出接口,能够输出控制信号,控制信号输出接口可以为FPGA可提供的任意类型的单端信号输出接口。一般的,可以选择高速单端信号输出接口,用HS-EN表示,HS-EN可以输出电平高低不同信号,定义为高电平或低电平,则该控制信号可以为高速信号。

可选的,当HS-EN输出高电平时,控制信号控制Lane A、Lane B和Lane C的高低速切换开关的输出端同时输出第二电平转换电路的输出端输出的电平属于第二预设幅值范围的低速信号,所述第二预设幅值范围可以为C-PHY接口协议规定的低速信号电平范围;

或,当HS-EN输出高电平时,控制信号控制Lane A、Lane B和Lane C的高低速切换开关同时输出第一电平转换电路的输出端输出的电平属于第一预设幅值范围的高速信号,所述第一预设幅值范围可以为C-PHY接口协议规定的高速信号电平范围。

需要说明的是,本说明书中的各个实施例均采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似的部分互相参见即可。

对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下,在其它实施例中实现。因此,本实用新型将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

设计图

一种信号发生装置论文和设计

相关信息详情

申请码:申请号:CN201822278668.9

申请日:2018-12-29

公开号:公开日:国家:CN

国家/省市:34(安徽)

授权编号:CN209267704U

授权时间:20190816

主分类号:H04N 7/01

专利分类号:H04N7/01

范畴分类:39C;

申请人:龙迅半导体(合肥)股份有限公司

第一申请人:龙迅半导体(合肥)股份有限公司

申请人地址:230601 安徽省合肥市经开区宿松路繁华大道交叉口智能装备科技园B3栋

发明人:季翔宇;陶成;陈余;陈峰;张静

第一发明人:季翔宇

当前权利人:龙迅半导体(合肥)股份有限公司

代理人:郄晨芳;王宝筠

代理机构:11227

代理机构编号:北京集佳知识产权代理有限公司

优先权:关键词:当前状态:审核中

类型名称:外观设计

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一种信号发生装置论文和设计-季翔宇
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