低成本高可靠性的功率半导体器件及其制备方法论文和设计-杨飞

全文摘要

本发明涉及一种低成本高可靠性的功率半导体器件及其制备方法，其有源区内的元胞采用沟槽结构；有源区内包括衬底元胞沟槽以及元胞边缘沟槽，元胞边缘沟槽的宽度大于衬底元胞沟槽的宽度；在元胞边缘沟槽槽底的正下方设置元胞边缘沟槽第二导电类型掺杂区，在元胞边缘沟槽的两侧设置衬底第二导电类型体区；在元胞边缘沟槽内填充有边缘沟槽导电多晶硅以及衬底绝缘介质层，衬底源极金属层支撑在衬底绝缘介质层上，衬底源极金属层与衬底第二导电类型基区、衬底第一导电类型源区以及元胞边缘沟槽两侧的衬底第二导电类型体区欧姆接触。本发明能提高终端区域的击穿电压，降低制造成本，提高功率半导体器件的UIS能力，与现有工艺兼容，安全可靠。

主设计要求

1.一种低成本高可靠性的功率半导体器件，包括具有第一导电类型的半导体衬底，在所述半导体衬底的中心区设置有源区，在所述有源区的外圈设置终端保护区，所述有源区内的元胞采用沟槽结构；其特征是：在所述功率半导体器件的截面上，有源区内包括衬底元胞沟槽以及元胞边缘沟槽，所述元胞边缘沟槽在半导体衬底内邻近有源区与终端保护区的结合部，元胞边缘沟槽的宽度大于衬底元胞沟槽的宽度；在元胞边缘沟槽槽底的正下方设置元胞边缘沟槽第二导电类型掺杂区，所述元胞边缘沟槽第二导电类型掺杂区与元胞边缘沟槽的槽底接触，在衬底元胞沟槽的两侧设置衬底第二导电类型基区，衬底第二导电类型基区与相应衬底元胞沟槽的外侧壁接触；在元胞边缘沟槽的两侧设置衬底第二导电类型体区，衬底第二导电类型体区与元胞边缘沟槽的外侧壁接触，所述衬底第二导电类型基区的掺杂浓度大于衬底第二导电类型体区的掺杂浓度；在衬底第二导电类型基区内设置衬底第一导电类型源区，所述第一导电类型源区与衬底元胞沟槽的外侧壁接触；在衬底元胞沟槽内填充有衬底元胞导电多晶硅，所述衬底元胞导电多晶硅通过生长于衬底元胞沟槽侧壁以及底壁上的衬底元胞绝缘栅氧化层与所在衬底元胞沟槽的侧壁以及底壁绝缘隔离；在元胞边缘沟槽内填充有边缘沟槽导电多晶硅以及衬底绝缘介质层，所述衬底绝缘介质层还覆盖在半导体衬底的正面，边缘沟槽导电多晶硅在元胞边缘沟槽内位于元胞边缘沟槽内的衬底绝缘介质层的外圈，边缘沟槽导电多晶硅通过边缘沟槽绝缘栅氧化层与元胞边缘沟槽的侧壁以及底壁绝缘隔离；在半导体衬底正面的上方设置衬底源极金属层，所述衬底源极金属层支撑在衬底绝缘介质层上，衬底源极金属层与衬底第二导电类型基区、衬底第一导电类型源区以及元胞边缘沟槽两侧的衬底第二导电类型体区欧姆接触。

设计方案

1.一种低成本高可靠性的功率半导体器件，包括具有第一导电类型的半导体衬底，在所述半导体衬底的中心区设置有源区，在所述有源区的外圈设置终端保护区，所述有源区内的元胞采用沟槽结构；其特征是：

在所述功率半导体器件的截面上，有源区内包括衬底元胞沟槽以及元胞边缘沟槽，所述元胞边缘沟槽在半导体衬底内邻近有源区与终端保护区的结合部，元胞边缘沟槽的宽度大于衬底元胞沟槽的宽度；

在元胞边缘沟槽槽底的正下方设置元胞边缘沟槽第二导电类型掺杂区，所述元胞边缘沟槽第二导电类型掺杂区与元胞边缘沟槽的槽底接触，在衬底元胞沟槽的两侧设置衬底第二导电类型基区，衬底第二导电类型基区与相应衬底元胞沟槽的外侧壁接触；在元胞边缘沟槽的两侧设置衬底第二导电类型体区，衬底第二导电类型体区与元胞边缘沟槽的外侧壁接触，所述衬底第二导电类型基区的掺杂浓度大于衬底第二导电类型体区的掺杂浓度；在衬底第二导电类型基区内设置衬底第一导电类型源区，所述第一导电类型源区与衬底元胞沟槽的外侧壁接触；

在衬底元胞沟槽内填充有衬底元胞导电多晶硅，所述衬底元胞导电多晶硅通过生长于衬底元胞沟槽侧壁以及底壁上的衬底元胞绝缘栅氧化层与所在衬底元胞沟槽的侧壁以及底壁绝缘隔离；在元胞边缘沟槽内填充有边缘沟槽导电多晶硅以及衬底绝缘介质层，所述衬底绝缘介质层还覆盖在半导体衬底的正面，边缘沟槽导电多晶硅在元胞边缘沟槽内位于元胞边缘沟槽内的衬底绝缘介质层的外圈，边缘沟槽导电多晶硅通过边缘沟槽绝缘栅氧化层与元胞边缘沟槽的侧壁以及底壁绝缘隔离；

在半导体衬底正面的上方设置衬底源极金属层，所述衬底源极金属层支撑在衬底绝缘介质层上，衬底源极金属层与衬底第二导电类型基区、衬底第一导电类型源区以及元胞边缘沟槽两侧的衬底第二导电类型体区欧姆接触。

2.根据权利要求1所述的低成本高可靠性的功率半导体器件，其特征是：在所述功率半导体器件的截面上，终端保护区采用沟槽结构，终端保护区包括终端隔离沟槽，所述终端隔离沟槽的两侧设置衬底第二导电类型体区，所述衬底第二导电类型体区位于终端隔离沟槽的槽底上方，且衬底第二导电类型体区与终端隔离沟槽的外侧壁接触，在终端隔离沟槽内填充有终端隔离沟槽导电多晶硅，所述终端隔离沟槽导电多晶硅通过生长于终端隔离沟槽内的终端隔离沟槽绝缘栅氧化层与所在的终端隔离沟槽的侧壁以及底壁绝缘隔离，衬底绝缘介质层覆盖在终端隔离沟槽的槽口。

3.根据权利要求2所述的低成本高可靠性的功率半导体器件，其特征是：在终端保护区内还包括终端宽沟槽，所述终端宽沟槽的宽度大于终端隔离沟槽以及衬底元胞沟槽的宽度；在终端宽沟槽槽底的正下方设置终端宽沟槽第二导电类型掺杂区，所述终端宽沟槽第二导电类型掺杂区与终端宽沟槽的槽底接触，终端宽沟槽槽底上方的两侧具有衬底第二导电类型体区；在终端宽沟槽内填充终端宽沟槽导电多晶硅以及衬底绝缘介质层，终端宽沟槽导电多晶硅在终端宽沟槽内位于所述终端宽沟槽内的衬底绝缘介质层的外圈，终端宽沟槽导电多晶硅通过终端宽沟槽绝缘栅氧化层与终端宽沟槽的侧壁以及底壁绝缘隔离；

所述终端宽沟槽与终端隔离沟槽、衬底元胞沟槽以及元胞边缘沟槽通过同一工艺步骤得到，终端宽沟槽与终端隔离沟槽、衬底元胞沟槽以及元胞边缘沟槽在半导体衬底内具有相同的深度，终端宽沟槽位于终端隔离沟槽与元胞边缘沟槽之间。

4.根据权利要求1或2或3所述的低成本高可靠性的功率半导体器件，其特征是：在所述衬底源极金属层上设置衬底正面钝化层，在所述衬底正面钝化层内设置衬底源极焊盘孔，所述衬底源极焊盘孔贯通衬底正面钝化层，通过衬底正面钝化层能将衬底源极金属层与衬底终端金属层隔离。

5.一种低成本高可靠性的功率半导体器件的制备方法，其特征是，所述制备方法包括如下步骤：

步骤1、提供具有第一导电类型的半导体衬底，并对所述半导体衬底进行沟槽刻蚀，以得到所需的衬底沟槽，所述衬底沟槽包括位于有源区的衬底元胞沟槽、元胞边缘沟槽以及位于终端区的终端隔离沟槽，所述元胞边缘沟槽的宽度大于衬底元胞沟槽，元胞边缘沟槽在有源区内邻近终端保护区；

步骤2、在上述半导体衬底的正面进行氧化层生长以及多晶硅填充，以得到衬底氧化层以及衬底多晶硅体，所述衬底氧化层生长在半导体衬底的正面以及衬底沟槽的侧壁与底壁，衬底多晶硅体填充在衬底沟槽内，且衬底多晶硅体还覆盖半导体衬底正面的衬底氧化层上；

步骤3、对上述的衬底多晶硅体进行各向异性回刻，并对衬底氧化层进行刻蚀，以得到位于衬底元胞沟槽内的衬底元胞绝缘栅氧化层以及衬底元胞导电多晶硅，在元胞边缘沟槽内得到边缘沟槽绝缘栅氧化层、边缘沟槽导电多晶硅以及位于元胞边缘沟槽中心区的边缘沟槽注入定位孔，在终端隔离沟槽内得到终端隔离沟槽绝缘栅氧化层以及终端隔离沟槽导电多晶硅，通过边缘沟槽注入定位孔能使得元胞边缘沟槽的槽底裸露；

步骤4、在上述半导体衬底的正面第二导电类型杂质离子的注入与退火，以得到横贯半导体衬底上部的衬底第二导电类型层，所述衬底第二导电类型层位于衬底沟槽槽底的上方，且在元胞边缘沟槽的正下方得到元胞边缘沟槽第二导电类型掺杂区，所述元胞边缘沟槽第二导电类型掺杂区与元胞边缘沟槽的槽底接触；

步骤5、在上述半导体衬底的正面涂覆光刻胶层，并利用衬底第二掩膜版对光刻胶层进行光刻，以得到衬底第二光刻胶层，所述衬底第二光刻胶层覆盖半导体衬底的终端保护区，衬底第二光刻胶层还填充在边缘沟槽注入定位孔内并覆盖元胞边缘沟槽的槽口；

步骤6、利用衬底第二光刻胶层对半导体衬底的遮挡，对上述半导体衬底进行第一导电类型杂质离子、第二导电类型杂质离子的注入且去除衬底第二光刻胶层后进行所需的退火工艺，以在半导体衬底的有源区内得到衬底第二导电类型基区以及位于所述衬底第二导电类型基区内的衬底第一导电类型源区，且衬底第二光刻胶层下方的衬底第二导电类型层形成衬底第二导电类型体区，衬底第二导电类型基区的掺杂浓度大于衬底第二导电类型体区的掺杂浓度，衬底第二导电类型基区、衬底第一导电类型源区与相应衬底元胞沟槽的外侧壁接触；

步骤7、在上述半导体衬底的正面上进行介质层淀积，以得到覆盖半导体衬底正面的衬底绝缘介质层，所述衬底绝缘介质层还填充在边缘沟槽注入定位孔内；

步骤8、在上述衬底绝缘介质层上涂覆衬底第三光刻胶层，并利用衬底第三掩模版对衬底第三光刻胶层进行光刻，以得到贯通衬底第三光刻胶层的衬底第三光刻胶层窗口；

步骤9、利用衬底第三光刻胶层以及衬底第三光刻胶层窗口对衬底绝缘介质层进行刻蚀，以得到贯通衬底绝缘介质层的衬底绝缘介质层接触孔，衬底元胞沟槽外侧的衬底绝缘介质层接触孔还贯通衬底第一导电类型源区；

步骤10、去除上述衬底第三光刻胶层，并在上述半导体衬底的正面上方进行金属层淀积，以得到支撑在衬底绝缘介质层上的衬底金属层，所述衬底金属层还填充在衬底绝缘介质层接触孔内；在衬底金属层上涂覆衬底第四光刻胶层，并利用衬底第四掩模版对衬底第四光刻胶层进行光刻，以得到贯通衬底第四光刻胶层的衬底第四光刻胶层窗口；

步骤11、利用衬底第四光刻胶层以及衬底第四光刻胶层窗口对衬底金属层进行刻蚀，以得到贯通衬底金属层的衬底金属分隔孔，衬底金属层通过衬底金属分隔孔得到有源区上方的衬底源极金属层、以及位于终端保护区上方的衬底终端金属层，所述衬底源极金属层与衬底第一导电类型源区、衬底第二导电类型基区以及元胞边缘沟槽两侧的衬底第二导电类型体区欧姆接触；

步骤12、去除上述衬底第四光刻胶层，并在上述半导体衬底的正面进行钝化层淀积，以得到衬底正面钝化层，所述衬底正面钝化层填充在衬底金属分隔孔内，且衬底正面钝化层还覆盖在衬底源极金属层、衬底终端金属层上；

步骤13、在上述衬底正面钝化层上涂覆衬底第五光刻胶层，并利用衬底第五掩模版对衬底第五光刻胶层进行光刻，以得到贯通衬底第五光刻胶层的衬底第五光刻胶层窗口，利用衬底第五光刻胶层以及衬底第五光刻胶层窗口对衬底正面钝化层进行刻蚀，以得到贯通衬底正面钝化层的衬底源极焊盘孔，所述衬底源极焊盘孔与衬底源极金属层对应；

步骤14、在上述半导体衬底的背面进行所需的背面工艺，以得到所需的衬底背面结构。

6.根据权利要求5所示的低成本高可靠性的功率半导体器件的制备方法，其特征是，在终端保护区内还包括终端宽沟槽，所述终端宽沟槽的宽度大于终端隔离沟槽以及衬底元胞沟槽的宽度；在终端宽沟槽槽底的正下方设置终端宽沟槽第二导电类型掺杂区，所述终端宽沟槽第二导电类型掺杂区与终端宽沟槽的槽底接触，终端宽沟槽槽底上方的两侧具有衬底第二导电类型体区；在终端宽沟槽内填充终端宽沟槽导电多晶硅以及衬底绝缘介质层，终端宽沟槽导电多晶硅在终端宽沟槽内位于所述终端宽沟槽内的衬底绝缘介质层的外圈，终端宽沟槽导电多晶硅通过终端宽沟槽绝缘栅氧化层与终端宽沟槽的侧壁以及底壁绝缘隔离；

7.根据权利要求5所示的低成本高可靠性的功率半导体器件的制备方法，其特征是，步骤1中，在所述半导体衬底的正面涂覆衬底第一光刻胶层，利用衬底第一掩模版对衬底第一光刻胶层进行光刻，以得到贯通衬底第一光刻胶层的衬底第一光刻胶层窗口，利用衬底第一光刻胶层以及衬底第一光刻胶层窗口对半导体衬底的正面刻蚀后，能得到所需的衬底沟槽。

8.根据权利要求5所示的低成本高可靠性的功率半导体器件的制备方法，其特征是，步骤6中，先进行第一导电类型杂质离子的注入，再注入第二导电类型杂质离子的注入，或者先进行第二导电类型杂质离子的注入，再注入第一导电类型杂质离子的注入，或者同时进行第一导电类型杂质离子、第二导电类型杂质离子的同时注入。

9.根据权利要求5所示的低成本高可靠性的功率半导体器件的制备方法，其特征是，所述半导体衬底的材料包括硅。

10.根据权利要求6所示的低成本高可靠性的功率半导体器件的制备方法，其特征是，所述终端宽沟槽第二导电类型掺杂区与元胞边缘沟槽第二导电类型掺杂区为同一工艺步骤层。

设计说明书

技术领域

本发明涉及一种功率半导体器件及其制备方法，尤其是一种低成本高可靠性的功率半导体器件及其制备方法，属于功率半导体器件的技术领域。

背景技术

目前，功率半导体器件飞速发展，一方面，IGBT以及VDMOS的技术不断革新，以实现优异的性能；另一方面，低成本也成为功率半导体发展的追求目标。功率半导体加工费用中，掩膜版的成本以及相应的光刻工艺往往是主要的，因此降低掩膜版数量成为降低器件成本的关键。多数的情况是，高性能器件与低成本之间往往是折中的关系，除非出现新的器件、工艺方法等等。

如图1～图11所示，为现有沟槽型功率半导体器件正面结构的制备工艺步骤，具体地，

如图1所示，提供N型的半导体基板1，并在半导体基板1的正面上涂覆基板第一光刻胶层2，利用基板第一掩模版3对基板第一光刻胶层2进行光刻，以得到贯通基板第一光刻胶层2的基板第一光刻胶层窗口4。

如图2所示，利用基板第一光刻胶层2以及基板第一光刻胶层窗口4对半导体基板1的正面进行注入，以得到位于终端区的终端环5，所述终端环5与基板第一光刻胶层2的基板第一光刻胶层窗口4对应。

如图3所示，去除上述基板第一光刻胶层2，并在上述半导体基板1的正面设置场氧化层7、覆盖于所述场氧化层7上的基板第二光刻胶层8，利用基板第二掩模版6对基板第二光刻胶层8进行光刻，并利用光刻后的基板第二光刻胶层8对与有源区对应的场氧化层7进行刻蚀，从而能得到位于终端区上的场氧化层7；

如图4所示，去除上述基板第二光刻胶层8，并在上述半导体基板1的有源区以及场氧化层7上涂覆基板第三光刻胶层9，利用基板第三掩模版10对基板第三光刻胶层9进行光刻，以得到贯通基板第三光刻胶层9的基板第三光刻胶层窗口12；利用基板第三光刻胶层9以及基板第三光刻胶层窗口12对有源区的半导体基板1进行刻蚀，以得到位于有源区内的有源区沟槽11。

如图5所示，去除上述基板第三光刻胶层9，在上述有源区沟槽11内生长绝缘栅氧化层13，并在生长有绝缘栅氧化层13的有源区沟槽11内填充沟槽导电多晶硅14，并刻蚀掉多余的多晶硅。

如图6所示，在上述半导体基板1的上方进行P型离子的注入与推进，以得到位于有源区内的基板P型基区15，同时，利用半导体基板1上的场氧化层7能阻挡P型离子置入到终端区，基板P型基区15位于有源区沟槽11槽底的上方。

如图7所示，在上述半导体基板1的上方进行N型离子的置入与推进，以得到位于有源区内的基板N+有源层16，所述基板N+有源层16位于基板P型基区15的上方，利用场氧化层7能阻挡N型离子注入到终端区域。

如图8所示，在上述半导体基板1的正面上介质层淀积，所述介质层覆盖在基板N+有源层16以及场氧化层7上，以得到基板介质层17，所述基板介质层17覆盖有源区沟槽11的槽口；在基板介质层17上涂覆基板第四光刻胶层18，利用基板第四掩模版19对基板第四光刻胶层18进行光刻，以得到贯通基板第四光刻胶层18的基板第四光刻胶层窗口20，所述基板第四光刻胶层窗口20位于有源区的上方。

如图9所示，利用基板第四光刻胶层18以及基板第四光刻胶层窗口20对基板介质层17、基板N+有源层16进行刻蚀，以得到与基板第四光刻胶层窗口20对应的基板接触孔24，所述基板接触孔24贯通基板介质层17，且在有源区沟槽11的两侧得到基板N+源区23。

如图10所示，去除上述基板第四光刻胶层18，并在半导体基板1的正面进行金属淀积，以得到正面金属层，所述正面金属层覆盖在基板介质层17上并填充在基板接触孔24内。

在正面金属层上涂覆基板第五光刻胶层26，并利用基板第五掩模版27对基板第五光刻胶层26进行光刻，以得到贯通基板第五光刻胶层26的基板第五光刻胶层窗口28，所述基板第五光刻胶层窗口28位于终端区的上方。利用基板第五光刻胶层26以及基板第五光刻胶层窗口28对基板正面金属层进行刻蚀，以得到基板金属分隔孔22，正面金属层通过基板金属分隔孔22分隔后形成基板终端正面金属25以及基板元胞正面金属21。

如图11所示，在上述半导体基板1正面的上方进行钝化层淀积，以得到基板正面钝化层29，所述基板正面钝化层29覆盖在基板终端正面金属层25以及基板元胞正面金属层21上，且基板正面钝化层29填充在基板金属分隔孔22内。

在基板正面钝化层29上涂覆基板第六光刻胶层30，并利用基板第六掩模版31对基板第六光刻胶层30进行光刻，并利用光刻后的基板第六光刻胶层30对基板正面钝化层29进行刻蚀，以得到贯通基板正面钝化层29的基板源极焊盘孔32，通过基板源极焊盘孔32能将基板元胞正面金属层21露出。

去除基板第六光刻胶层30后，可以进行源极焊盘的加工步骤；此外，在半导体基板1的背面还需要进行背面工艺，根据背面工艺的不同可以得到所需的MOSFET器件或IGBT器件，背面工艺可以采用现有常用的工艺步骤，具体为本技术领域人员所熟知，此处不再赘述。

综上，对于MOSFET器件或IGBT器件，在进行正面工艺时，至少需要提供六个掩模版，以利用相应的掩模版进行对应的光刻工艺步骤，从而使得制备得到的MOSFET器件或IGBT器件的制备成本较高。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种低成本高可靠性的功率半导体器件及其制备方法，其能提高终端区域的击穿电压，降低制造成本，提高功率半导体器件的UIS能力，与现有工艺兼容，安全可靠。

按照本发明提供的技术方案，所述低成本高可靠性的功率半导体器件，包括具有第一导电类型的半导体衬底，在所述半导体衬底的中心区设置有源区，在所述有源区的外圈设置终端保护区，所述有源区内的元胞采用沟槽结构；

在所述功率半导体器件的截面上，终端保护区采用沟槽结构，终端保护区包括终端隔离沟槽，所述终端隔离沟槽的两侧设置衬底第二导电类型体区，所述衬底第二导电类型体区位于终端隔离沟槽的槽底上方，且衬底第二导电类型体区与终端隔离沟槽的外侧壁接触，在终端隔离沟槽内填充有终端隔离沟槽导电多晶硅，所述终端隔离沟槽导电多晶硅通过生长于终端隔离沟槽内的终端隔离沟槽绝缘栅氧化层与所在的终端隔离沟槽的侧壁以及底壁绝缘隔离，衬底绝缘介质层覆盖在终端隔离沟槽的槽口。

在终端保护区内还包括终端宽沟槽，所述终端宽沟槽的宽度大于终端隔离沟槽以及衬底元胞沟槽的宽度；在终端宽沟槽槽底的正下方设置终端宽沟槽第二导电类型掺杂区，所述终端宽沟槽第二导电类型掺杂区与终端宽沟槽的槽底接触，终端宽沟槽槽底上方的两侧具有衬底第二导电类型体区；在终端宽沟槽内填充终端宽沟槽导电多晶硅以及衬底绝缘介质层，终端宽沟槽导电多晶硅在终端宽沟槽内位于所述终端宽沟槽内的衬底绝缘介质层的外圈，终端宽沟槽导电多晶硅通过终端宽沟槽绝缘栅氧化层与终端宽沟槽的侧壁以及底壁绝缘隔离；

在所述衬底源极金属层上设置衬底正面钝化层，在所述衬底正面钝化层内设置衬底源极焊盘孔，所述衬底源极焊盘孔贯通衬底正面钝化层，通过衬底正面钝化层能将衬底源极金属层与衬底终端金属层隔离。

一种低成本高可靠性的功率半导体器件的制备方法，所述制备方法包括如下步骤：

步骤14、在上述半导体衬底的背面进行所需的背面工艺，以得到所需的衬底背面结构。

步骤1中，在所述半导体衬底的正面涂覆衬底第一光刻胶层，利用衬底第一掩模版对衬底第一光刻胶层进行光刻，以得到贯通衬底第一光刻胶层的衬底第一光刻胶层窗口，利用衬底第一光刻胶层以及衬底第一光刻胶层窗口对半导体衬底的正面刻蚀后，能得到所需的衬底沟槽。

步骤6中，先进行第一导电类型杂质离子的注入，再注入第二导电类型杂质离子的注入，或者先进行第二导电类型杂质离子的注入，再注入第一导电类型杂质离子的注入，或者同时进行第一导电类型杂质离子、第二导电类型杂质离子的同时注入。

所述半导体衬底的材料包括硅。

所述终端宽沟槽第二导电类型掺杂区与元胞边缘沟槽第二导电类型掺杂区为同一工艺步骤层。

所述“第一导电类型”和“第二导电类型”两者中，对于N型功率半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型功率半导体器件，第一导电类型与第二导电类型所指的类型与N型功率半导体器件正好相反。

本发明的优点：在半导体衬底的终端保护区内可设置终端隔离沟槽以及终端宽沟槽，在终端隔离沟槽内设置终端隔离沟槽绝缘氧化层以及终端隔离沟槽导电多晶硅，在终端宽沟槽设置终端宽沟槽导电多晶硅、终端宽沟槽绝缘栅氧化层并填充衬底绝缘介质层；利用衬底第二光刻胶层进行第二导电类型杂质离子注入时，能在衬底元胞沟槽的两侧得到衬底第二导电类型基区，并在元胞边缘沟槽的两侧以及终端保护区内得到衬底第二导电类型体区，终端保护区的衬底第二导电类型体区与终端隔离沟槽配合和\/或与终端宽沟槽配合能形成所需的终端保护区，而得到衬底第二导电类型体区时不需要掩模版，与现有工艺相比，使得沟槽型功率半导体器件在正面结构制备时能少用一块掩模版，有效降低了功率半导体器件的制备成本。

利用衬底第二光刻胶层能对半导体衬底的有源区进行第一导电类型杂质离子注入、第二导电类型杂质离子，在去除衬底第二光刻胶层且退火激活后，能得到衬底第一导电类型源区以及衬底第二导电类型基区，在保证衬底第二导电类型基区掺杂浓度的情况下能减少使用掩模版，进一步降低成本。利用有源区内的衬底第二导电类型基区，能实现对有源区内第二导电类型的掺杂浓度进行调节，保证了所制备得到功率半导体器件终端区的击穿特性以及有源区的导通特性，整个工艺过程与现有工艺兼容，安全可靠。

衬底元胞沟槽、元胞边缘沟槽、终端隔离沟槽以及终端宽沟槽71间能同时形成，元胞边缘沟槽、终端宽沟槽的宽度大于衬底元胞沟槽、终端隔离沟槽的宽度，从而在工艺过程中，能在元胞边缘沟槽内得到边缘沟槽注入定位孔，在终端宽沟槽内得到终端宽沟槽注入定位孔，在注入第二导电类型杂质离子得到衬底第二导电类型层时，利用边缘沟槽注入定位孔能在元胞边缘沟槽的槽底正下方得到元胞边缘沟槽第二导电类型掺杂区，利用终端宽沟槽注入定位孔能在终端宽沟槽槽底的正下方得到终端宽沟槽第二导电类型掺杂区，利用元胞边缘沟槽第二导电类型掺杂区与元胞边缘沟槽内的衬底绝缘介质层配合，可以提高元胞边缘沟槽的击穿电压，使得击穿发生在有源区内，防止元胞边缘沟槽处发生击穿，提高半导体功率器件的UIS能力。此外，利用终端宽沟槽第二导电类型掺杂区与终端宽沟槽内的衬底绝缘介质层配合，可以提高终端宽沟槽处的击穿电压，防止电场扩展到半导体衬底的终端保护区的边缘，进一步提高功率半导体器件的安全性与可靠性。

附图说明

图1～图11为现有功率半导体器件的具体制备工艺步骤剖视图，其中

图1为得到基板第一光刻胶层窗口后的剖视图。

图2为得到终端环后的剖视图。

图3为对有源区的场氧化层进行刻蚀后的示意图。

图4为得到有源区沟槽后的剖视图。

图5为得到沟槽导电多晶硅后的剖视图。

图6为得到基板P型基区后的剖视图。

图7为得到基板N+有源层后的剖视图。

图8为得到基板第四光刻胶层窗口后的剖视图。

图9为得到基板接触孔后的剖视图。

图10为得到基板金属分隔孔后的剖视图。

图11为得到基板源极焊盘孔后的剖视图。

图12～图21为本发明的具体实施工艺步骤剖视图，其中

图12为本发明得到衬底沟槽后的剖视图。

图13为本发明得到衬底多晶硅体后的剖视图。

图14为本发明得到边缘沟槽注入定位孔后的剖视图。

图15为本发明得到衬底P型层以及元胞边缘沟槽P型掺杂区后的剖视图。

图16为本发明得到衬底第二光刻胶层后的剖视图。

图17为本发明得到衬底N+源区、衬底P型基区后的剖视图。

图18为本发明得到衬底第三光刻胶层窗口后的剖视图。

图19为本发明得到衬底绝缘介质层接触孔后的剖视图。

图20为本发明得到金属分隔孔后的剖视图。

图21为本发明得到衬底源极焊盘孔后的剖视图。

图22为本发明在终端保护区内设置终端宽沟槽时的剖视图。

附图标记说明：1-半导体基板、2-基板第一光刻胶层、3-基板第一掩模版、4-基板第一光刻胶层窗口、5-终端环、6-基板第二掩模版、7-场氧化层、8-基板第二光刻胶层、9-基板第三光刻胶层、10-基板第三掩模版、11-有源区沟槽、12-基板第三光刻胶层窗口、13-绝缘栅氧化层、14-沟槽导电多晶硅、15-基板P型基区、16-基板N+有源层、17-基板介质层、18-基板第四光刻胶层、19-基板第四掩模版、20-基板第四光刻胶层窗口、21-基板元胞正面金属、22-基板金属分隔孔、23-基板N+源区、24-基板接触孔、25-基板终端正面金属、26-基板第五光刻胶层、27-基板第五掩模版、28-基板第五光刻胶层窗口、29-基板正面钝化层、30-基板第六光刻胶层、31-基板第六掩模版、32-基板源极焊盘孔、33-衬底第一掩模版、34-衬底第一光刻胶层、35-衬底元胞沟槽、36-元胞边缘沟槽、37-终端隔离沟槽、38-半导体衬底、39-衬底氧化层、40-衬底多晶硅体、41-衬底元胞绝缘栅氧化层、42-衬底元胞导电多晶硅、43-边缘沟槽绝缘栅氧化层、44-边缘沟槽导电多晶硅、45-终端隔离沟槽绝缘栅氧化层、46-终端隔离沟槽导电多晶硅、47-衬底P型层、48-元胞边缘沟槽P型掺杂区、49-边缘沟槽注入定位孔、50-衬底第二掩模版、51-衬底第二光刻胶层、52-衬底P型体区、53-衬底P型基区、54-衬底N+源区、55-衬底第三光刻胶层、56-衬底第三掩模版、57-衬底第三光刻胶层窗口、58-衬底绝缘介质层、59-衬底绝缘介质层接触孔、60-衬底终端金属层、61-衬底第四掩模版、62-衬底第四光刻胶层、63-衬底第四光刻胶层窗口、64-衬底第五掩模版、65-衬底第五光刻胶层、66-衬底第五光刻胶层窗口、67-衬底正面钝化层、68-金属分隔孔、69-衬底源极焊盘孔、70-衬底源极金属层、71-终端宽沟槽、72-终端宽沟槽P型掺杂区、73-终端宽沟槽导电多晶硅以及74-终端宽沟槽绝缘栅氧化层。

具体实施方式

下面结合具体附图和实施例对本发明作进一步说明。

如图21所示：为了能提高终端区域的击穿电压，提高功率半导体器件的UIS能力，以N型功率半导体器件为例，本发明包括具有N导电类型的半导体衬底38，在所述半导体衬底38的中心区设置有源区，在所述有源区的外圈设置终端保护区，所述有源区内的元胞采用沟槽结构；

在所述功率半导体器件的截面上，有源区内包括衬底元胞沟槽35以及元胞边缘沟槽36，所述元胞边缘沟槽36在半导体衬底内邻近有源区与终端保护区的结合部，元胞边缘沟槽36的宽度大于衬底元胞沟槽35的宽度；

在元胞边缘沟槽36槽底的正下方设置元胞边缘沟槽P型掺杂区48，所述元胞边缘沟槽P型掺杂区48与元胞边缘沟槽36的槽底接触，在衬底元胞沟槽35的两侧设置衬底P型基区53，衬底P型基区53与相应衬底元胞沟槽35的外侧壁接触；在元胞边缘沟槽36的两侧设置衬底P型体区52，衬底P型体区52与元胞边缘沟槽36的外侧壁接触，所述衬底P型基区53的掺杂浓度大于衬底P型体区52的掺杂浓度；在衬底P型基区53内设置衬底N+源区54，所述衬底N+源区54与衬底元胞沟槽35的外侧壁接触；

在衬底元胞沟槽35内填充有衬底元胞导电多晶硅42，所述衬底元胞导电多晶硅42通过生长于衬底元胞沟槽35侧壁以及底壁上的衬底元胞绝缘栅氧化层41与所在衬底元胞沟槽35的侧壁以及底壁绝缘隔离；在元胞边缘沟槽36内填充有边缘沟槽导电多晶硅44以及衬底绝缘介质层58，所述衬底绝缘介质层58还覆盖在半导体衬底38的正面，边缘沟槽导电多晶硅44在元胞边缘沟槽36内位于元胞边缘沟槽36内的衬底绝缘介质层58的外圈，边缘沟槽导电多晶硅44通过边缘沟槽绝缘栅氧化层43与元胞边缘沟槽36的侧壁以及底壁绝缘隔离；

在半导体衬底38正面的上方设置衬底源极金属层70，所述衬底源极金属层70支撑在衬底绝缘介质层58上，衬底源极金属层70与衬底P型基区53、衬底N+源区54以及元胞边缘沟槽36两侧的衬底P型体区52欧姆接触。

具体地，半导体衬底38的材料可以为硅，或其他常用的半导体材料，具体可以根据需要进行选择，此处不再赘述。一般地，有源区位于半导体衬底38的中心区，终端保护区位于有源区的外圈，利用终端保护区能对有源区进行保护，提高整个功率半导体器件工作的可靠性，有源区、终端保护区间的具体作用以及配合为本技术领域的技术人员所熟知，此处不再详述。

本发明实施例中，有源区内的元胞采用沟槽结构，从而在功率半导体器件的截面上，在有源区内包括衬底元胞沟槽35以及元胞边缘沟槽36，其中，元胞边缘沟槽36的宽度大于衬底元胞沟槽35的宽度，一般地，元胞边缘沟槽36、衬底元胞沟槽35在半导体衬底38内的深度相同，衬底元胞沟槽35、元胞边缘沟槽36的槽口位于半导体衬底38的正面，衬底元胞沟槽35、元胞边缘沟槽36相应的深度小于半导体衬底38的厚度。元胞边缘沟槽36在有源区内邻近终端保护区，衬底元胞沟槽35位于元胞边缘沟槽36的内侧。

元胞边缘沟槽P型掺杂区48的宽度小于元胞边缘沟槽36的宽度，元胞边缘沟槽P型掺杂区48与衬底P型体区52为同一工艺步骤层，元胞边缘沟槽P型掺杂区48与元胞边缘沟槽36的槽底接触，衬底P型体区52位于元胞边缘沟槽36的两侧且与元胞边缘沟槽36的外侧壁接触。衬底P型体区52位于元胞边缘沟槽36槽底的上方。对于每个衬底元胞沟槽35，在衬底元胞沟槽35的两侧均设置衬底P型基区53，在衬底P型基区53内设置衬底N+源区54，衬底P型基区53也位于衬底元胞沟槽35槽底的上方，衬底P型基区53以及所述衬底P型基区53内的衬底N+源区54均与邻近的衬底元胞沟槽35的外侧壁接触。衬底P型基区53的掺杂浓度大于衬底P型体区52以及元胞边缘沟槽P型掺杂区48的掺杂浓度。

衬底元胞导电多晶硅42填充在衬底元胞沟槽35内，边缘沟槽导电多晶硅44位于元胞边缘沟槽36内，在衬底元胞沟槽35的侧壁以及底壁生长衬底元胞绝缘栅氧化层41，从而衬底元胞导电多晶硅42能通过衬底元胞绝缘栅氧化层41与所在衬底元胞沟槽35的侧壁以及底壁绝缘隔离；同理，边缘沟槽多晶硅41通过边缘沟槽绝缘栅氧化层43与元胞边缘沟槽36的侧壁以及底壁绝缘隔离。此外，在元胞边缘沟槽36的中心区还填充衬底绝缘介质层58，衬底绝缘介质层58、衬底元胞绝缘栅氧化层41以及边缘沟槽绝缘栅氧化层43均为二氧化硅层；在元胞边缘沟槽36内，边缘沟槽导电多晶硅44位于衬底绝缘介质层58的外圈，元胞边缘沟槽P型掺杂区48与元胞边缘沟槽36内的衬底绝缘介质层58正对应，一般地，元胞边缘沟槽P型掺杂区48的宽度与衬底绝缘介质层58在元胞边缘沟槽36内的宽度相一致。在元胞边缘沟槽36内填充衬底绝缘介质层58后，由于衬底绝缘介质层58与边缘沟槽绝缘栅氧化层43的都为二氧化硅层，衬底绝缘介质层58、边缘沟槽绝缘栅氧化层43能确保边缘边缘沟槽导电多晶硅44与元胞边缘沟槽36间侧壁、底壁的绝缘隔离。当然，衬底绝缘介质层58填充在元胞边缘沟槽36内时，还覆盖在半导体衬底38的正面。

本发明实施例中，元胞边缘沟槽36的宽度大于衬底元胞沟槽35的宽度，从而能方便在元胞边缘沟槽36的槽底形元胞边缘沟槽P型掺杂区48，并在元胞边缘沟槽36内填充衬底绝缘介质层58，利用元胞边缘沟槽P型掺杂区48与元胞边缘沟槽36内的衬底绝缘介质层58配合，可以提高元胞边缘沟槽36的击穿电压，使得击穿发生在有源区内，防止元胞边缘沟槽36处发生击穿，提高半导体功率器件的UIS(Unclamped Inductive Switching)能力。

衬底源极金属层70支撑在衬底绝缘介质层58上，衬底源极金属层70与与衬底P型基区53、衬底N+源区54以及元胞边缘沟槽36两侧的衬底P型体区52欧姆接触，从而通过衬底源极金属层70能形成功率半导体器件的源极。通过将衬底元胞导电多晶硅42以及边缘沟槽导电多晶硅44引出后能形成功率半导体器件的栅电极，此外，还需要在半导体衬底38的背面制作背面结构，通过背面结构能形成功率半导体器件的集电极或发射极，具体形成栅电极、背面结构的具体形式均可以根据需要进行需要进行选择确定，具体为本技术领域的技术人员所熟知，此处不再赘述。

进一步地，在所述功率半导体器件的截面上，终端保护区采用沟槽结构，终端保护区包括终端隔离沟槽37，所述终端隔离沟槽37的两侧设置衬底P型体区52，所述衬底P型体区52位于终端隔离沟槽37的槽底上方，且衬底P型体区52与终端隔离沟槽37的外侧壁接触，在终端隔离沟槽37内填充有终端隔离沟槽导电多晶硅46，所述终端隔离沟槽导电多晶硅46通过生长于终端隔离沟槽37内的终端隔离沟槽绝缘栅氧化层45与所在终端隔离沟槽37的侧壁以及底壁绝缘隔离，衬底绝缘介质层58覆盖在终端隔离沟槽37的槽口。

本发明实施例中，终端保护区也采用沟槽结构，即在终端保护区内包括终端隔离沟槽37，终端隔离沟槽37与衬底元胞沟槽35以及元胞边缘沟槽36为同一工艺制备得到，终端隔离沟槽37与衬底元胞沟槽35具有相同的深度。在终端隔离沟槽37的侧壁以及底壁上生长有终端隔离沟槽绝缘栅氧化层45，填充在终端隔离沟槽37内的终端隔离沟槽导电多晶硅46通过终端隔离沟槽绝缘栅氧化层45能与终端隔离沟槽37的侧壁以及底壁绝缘隔离。由于衬底绝缘介质层58覆盖在半导体衬底38的正面，从而衬底绝缘介质层58会覆盖终端隔离沟槽37的槽口。此外，在终端保护区的上方，还设置衬底终端金属层60，所述衬底终端金属层60与衬底源极金属层70为同一工艺步骤层。具体实施时，可以去除衬底终端金属层60或保留衬底终端金属层60，保留的衬底终端金属层60与衬底P型体区52欧姆接触，具体可以根据需要进行选择，此处不再赘述。

如图22所示，在终端保护区内还包括终端宽沟槽71，所述终端宽沟槽71的宽度大于终端隔离沟槽37以及衬底元胞沟槽35的宽度；在终端宽沟槽71槽底的正下方设置终端宽沟槽P型掺杂区72，所述终端宽沟槽P型掺杂区72与终端宽沟槽71的槽底接触，终端宽沟槽71槽底上方的两侧具有衬底P型体区52；在终端宽沟槽71内填充终端宽沟槽导电多晶硅73以及衬底绝缘介质层58，终端宽沟槽导电多晶硅73在终端宽沟槽71内位于所述终端宽沟槽71内的衬底绝缘介质层58的外圈，终端宽沟槽导电多晶硅73通过终端宽沟槽绝缘栅氧化层74与终端宽沟槽71的侧壁以及底壁绝缘隔离；

所述终端宽沟槽71与终端隔离沟槽37、衬底元胞沟槽35以及元胞边缘沟槽36通过同一工艺步骤得到，终端宽沟槽71与终端隔离沟槽37、衬底元胞沟槽35以及元胞边缘沟槽36在半导体衬底58内具有相同的深度，终端宽沟槽71位于终端隔离沟槽37与元胞边缘沟槽36之间。

本发明实施例中，在终端保护区内可以设置一个或多个终端宽沟槽71，终端宽沟槽71位于终端隔离沟槽37与元胞边缘沟槽36之间，终端宽沟槽71的宽度大于终端隔离沟槽37的宽度，一般地，终端宽沟槽71的宽度与元胞边缘沟槽36的宽度可以相同。在终端宽沟槽71槽底的下方设置终端宽沟槽P型掺杂区72，终端宽沟槽P型掺杂区72与元胞边缘沟槽P型掺杂区48、衬底P型体区52为同一工艺步骤层。在终端宽沟槽71的侧壁以及底壁上生长终端宽沟槽绝缘栅氧化层74，填充在终端宽沟槽71内的终端宽沟槽导电多晶硅73通过终端宽沟槽绝缘栅氧化层74与终端宽沟槽71的侧壁以及底壁绝缘隔离。

与元胞边缘沟槽36类似，衬底绝缘介质层58也填充在终端宽沟槽71内，在终端宽沟槽71内，终端宽沟槽导电多晶硅73位于衬底绝缘介质层58的外圈，终端宽沟槽P型掺杂区72与终端宽沟槽71的槽底接触，终端宽沟槽P型掺杂区72的宽度与填充在终端宽沟槽71内衬底绝缘介质层58的宽度相一致。具体地，所述终端宽沟槽71与终端隔离沟槽37、衬底元胞沟槽35以及元胞边缘沟槽36通过同一工艺步骤得到，终端宽沟槽71与终端隔离沟槽37、衬底元胞沟槽35以及元胞边缘沟槽36在半导体衬底58内具有相同的深度。

进一步地，在所述衬底源极金属层70上设置衬底正面钝化层67，在所述衬底正面钝化层67内设置衬底源极焊盘孔69，所述衬底源极焊盘孔69贯通衬底正面钝化层67，通过衬底正面钝化层67能将衬底源极金属层70与衬底终端金属层60隔离。

本发明实施例中，衬底正面钝化层67可以为氮化硅，衬底正面钝化层67支撑在衬底源极金属层70以及衬底终端金属层60上，且通过衬底正面钝化层67能实现衬底源极金属层70、衬底终端金属层60隔离，通过衬底源极焊盘孔69能使得衬底源极金属层70相应的区域裸露，以便将衬底源极金属层70引出。

如图12～图22所示，上述结构的功率半导体器件，可以通过下述工艺步骤制备得到，具体地，所述制备方法包括如下步骤：

步骤1、提供具有N导电类型的半导体衬底38，并对所述半导体衬底38进行沟槽刻蚀，以得到所需的衬底沟槽，所述衬底沟槽包括位于有源区的衬底元胞沟槽35、元胞边缘沟槽36以及位于终端区的终端隔离沟槽37，所述元胞边缘沟槽36的宽度大于衬底元胞沟槽35，元胞边缘沟槽36在有源区内邻近终端保护区；

具体地，半导体衬底38的材料可以硅，在所述半导体衬底58的正面涂覆衬底第一光刻胶层34，利用衬底第一掩模版33对衬底第一光刻胶层34进行光刻，以得到贯通衬底第一光刻胶层34的衬底第一光刻胶层窗口，利用衬底第一光刻胶层34以及衬底第一光刻胶层窗口对半导体衬底38的正面刻蚀后，能得到所需的衬底沟槽，如图12所示。此外，在半导体衬底38的终端保护区还可以包括终端宽沟槽71，即利用衬底第一光刻胶层34以及衬底第一光刻胶层窗口能在半导体衬底38内能同时刻蚀得到衬底元胞沟槽35、元胞边缘沟槽36、终端隔离沟槽37以及终端宽沟槽71，具体对半导体衬底38进行刻蚀得到衬底沟槽的过程为本技术领域人员所熟知，此处不再赘述。

步骤2、在上述半导体衬底38的正面进行氧化层生长以及多晶硅填充，以得到衬底氧化层39以及衬底多晶硅体40，所述衬底氧化层39生长在半导体衬底38的正面以及衬底沟槽的侧壁与底壁，衬底多晶硅体40填充在衬底沟槽内，且衬底多晶硅体40还覆盖半导体衬底38正面的衬底氧化层39上；

具体地，衬底氧化层39可以通过热氧化工艺得到，当然，在进行热氧化工艺之前，需要将半导体衬底38正面上的衬底第一光刻胶层34采用常用的技术手段去除。当终端保护区内具有终端宽沟槽时，衬底氧化层39还同时生长在衬底元胞沟槽35、元胞边缘沟槽36、终端隔离沟槽37以及终端宽沟槽71相对应的侧壁以及底壁，同时，衬底多晶硅体40同时填充在生长有衬底氧化层39的衬底元胞沟槽35、元胞边缘沟槽36、终端隔离沟槽37以及终端宽沟槽71内，如图13所示。衬底导电多晶硅通过衬底氧化层39能与衬底元胞沟槽35、元胞边缘沟槽36、终端隔离沟槽37以及终端宽沟槽71相对应的侧壁以及底壁绝缘隔离。衬底氧化层39为二氧化硅层。

步骤3、对上述的衬底多晶硅体40进行各向异性回刻，并对衬底氧化层39进行刻蚀，以得到位于衬底元胞沟槽35内的衬底元胞绝缘栅氧化层41以及衬底元胞导电多晶硅42，在元胞边缘沟槽36内得到边缘沟槽绝缘栅氧化层43、边缘沟槽导电多晶硅44以及位于元胞边缘沟槽36中心区的边缘沟槽注入定位孔49，在终端隔离沟槽37内得到终端隔离沟槽绝缘栅氧化层45以及终端隔离沟槽导电多晶硅46，通过边缘沟槽注入定位孔49能使得元胞边缘沟槽36的槽底裸露；

具体地，采用本技术领域常用的技术手段对衬底多晶硅体40进行回刻，并对衬底氧化层39进行刻蚀，从而能去除半导体衬底38正面上的衬底氧化层39以及衬底多晶硅体40，从而能得到位于衬底元胞沟槽35内的衬底元胞绝缘栅氧化层41以及衬底元胞导电多晶硅42，在元胞边缘沟槽36内得到边缘沟槽绝缘栅氧化层43、边缘沟槽导电多晶硅44以及位于元胞边缘沟槽36中心区的边缘沟槽注入定位孔49，在终端隔离沟槽37内得到终端隔离沟槽绝缘栅氧化层45以及终端隔离沟槽导电多晶硅46，通过边缘沟槽注入定位孔49能使得元胞边缘沟槽36中心区的槽底裸露，如图14所示。

当在终端保护区内具有终端宽沟槽71时，还能得到位于终端宽沟槽71内的终端宽沟槽绝缘栅氧化层74以及终端宽沟槽导电多晶硅73，终端宽沟槽导电多晶硅73通过终端沟槽绝缘栅氧化层74能与终端宽沟槽71相应的侧壁以及底壁绝缘隔离，同时，在终端宽沟槽71的中心区得到终端宽沟槽注入定位孔，通过终端宽沟槽注入定位孔能使得终端宽沟槽71中心区的槽底裸露。

步骤4、在上述半导体衬底38的正面P型杂质离子的注入与退火，以得到横贯半导体衬底38上部的衬底P型层47，所述衬底P型层47位于衬底沟槽槽底的上方，且在元胞边缘沟槽36的正下方得到元胞边缘沟槽P型掺杂区48，所述元胞边缘沟槽P型掺杂区48与元胞边缘沟槽36的槽底接触；

具体地，采用本技术领域常用的工艺条件进行P型杂质离子的注入与退火，能得到衬底P型层47，衬底P型层47位于衬底元胞沟槽35、元胞边缘沟槽36以及终端隔离沟槽37槽底的上方，且衬底P型层47与衬底元胞沟槽35、元胞边缘沟槽36以及终端隔离沟槽37相应的外侧壁接触。在进行P型杂质离子注入时，与边缘沟槽注入定位孔49正对应的元胞边缘沟槽36的槽底裸露，从而能在元胞边缘沟槽36槽底的下方得到元胞边缘沟槽P型掺杂区48，即元胞边缘沟槽P型掺杂区48的掺杂浓度与衬底P型层47的掺杂浓度相同，如图15所示。

当在终端保护区内具有终端宽沟槽71时，利用终端宽沟槽注入定位孔能在终端宽沟槽71槽底的正下方得到终端宽沟槽P型掺杂区72，终端宽沟槽P型掺杂区72与终端宽沟槽71的槽底接触。

步骤5、在上述半导体衬底38的正面涂覆光刻胶层，并利用衬底第二掩膜版50对光刻胶层进行光刻，以得到衬底第二光刻胶层51，所述衬底第二光刻胶层51覆盖半导体衬底38的终端保护区，衬底第二光刻胶层51还填充在边缘沟槽注入定位孔49内并覆盖元胞边缘沟槽36的槽口；

具体地，通过衬底第二掩模版50制备所需衬底第二光刻胶层51的过程为本技术领域人员所熟知，此处不再赘述。得到的衬底第二光刻胶层51覆盖半导体衬底38的终端保护区，且还填充在边缘沟槽注入定位孔49内并覆盖元胞边缘沟槽36的槽口，如图16所示。

当在终端保护区内具有终端宽沟槽71时，衬底第二光刻胶层51还填充在终端宽沟槽71的终端宽沟槽注入定位孔内，并覆盖终端宽沟槽71的槽口。即通过衬底第二光刻胶层51能对半导体衬底38的终端保护区以及元胞边缘沟槽36槽口外侧的区域进行遮挡，半导体衬底38有源区相应的区域均处于无遮挡状态，为后续进行离子注入做准备。

步骤6、利用衬底第二光刻胶层51对半导体衬底38的遮挡，对上述半导体衬底38进行N型杂质离子、P型杂质离子的注入且去除衬底第二光刻胶层51后进行所需的退火工艺，以在半导体衬底58的有源区内得到衬底P型基区53以及位于所述衬底P型基区53内的衬底N+源区54，且衬底第二光刻胶层51下方的衬底P型层47形成衬底P型体区52，衬底P型基区53的掺杂浓度大于衬底P型体区52的掺杂浓度，衬底P型基区53、衬底N+源区54与相应衬底元胞沟槽35的外侧壁接触；

具体地，利用衬底第二光刻胶层51对半导体衬底38的遮挡，在进行N型杂质离子、P型杂质离子注入后，需要去除衬底第二光刻胶层51再进行退火工艺后，从而能在半导体衬底38的有源区内得到衬底P型基区53，即通过注入的P型杂质离子与有源区内的衬底P型层47配合共同形成衬底P型基区53，而被衬底第二光刻胶层51遮挡下方的衬底P型层47能形成衬底P型体区52，从而衬底P型基区53的掺杂浓度大于衬底P型体区52的掺杂浓度，具体实施时，采用本技术领域常用的技术手段去除衬底第二光刻胶层51，具体进行退火工艺的工艺条件等均与现有相一致，如退火温度在800℃以上，具体为本技术领域人员所熟知，此处不再赘述。

具体实施时，为了能制备衬底P型基区53以及衬底N+源区54，可以先进行N型杂质离子的注入，再注入P型杂质离子的注入，或者先进行P型杂质离子的注入，再注入N型杂质离子的注入，或者同时进行N型杂质离子、P型杂质离子的同时注入，具体顺序可以根据需要进行选择，此处不再赘述。具体进行N型杂质离子注入、P型杂质离子注入与退火的工艺条件均为本技术领域人员所熟知，与现有工艺相比，本发明在制备得到衬底P型基区53以及衬底N+源区54时，没有额外增加掩膜版，不会增加加工的成本，如图17所示。

步骤7、在上述半导体衬底38的正面上进行介质层淀积，以得到覆盖半导体衬底38正面的衬底绝缘介质层58，所述衬底绝缘介质层58还填充在边缘沟槽注入定位孔49内；

具体地，衬底绝缘介质层58的材料为二氧化硅，在淀积得到衬底绝缘介质层58时，衬底绝缘介质层58会填充在元胞边缘沟槽36内的边缘沟槽注入定位孔49内。当然，在终端保护区内具有终端宽沟槽71时，衬底绝缘介质层58还填充在终端宽沟槽71的终端宽沟槽注入定位孔内。

步骤8、在上述衬底绝缘介质层58上涂覆衬底第三光刻胶层55，并利用衬底第三掩模版56对衬底第三光刻胶层55进行光刻，以得到贯通衬底第三光刻胶层55的衬底第三光刻胶层窗口57；

具体地，采用本技术领域常用的技术手段涂覆得到衬底第三光刻胶层55，并利用衬底第三掩模版56对衬底第三光刻胶层55进行光刻，以得到衬底第三光刻胶层窗口57，如图18所示。

步骤9、利用衬底第三光刻胶层55以及衬底第三光刻胶层窗口57对衬底绝缘介质层58进行刻蚀，以得到贯通衬底绝缘介质层58的衬底绝缘介质层接触孔59，衬底元胞沟槽35外侧的衬底绝缘介质层接触孔59还贯通衬底N+源区54；

具体地，利用衬底第三光刻胶层55以及衬底第三光刻胶层窗口57对衬底绝缘介质层58进行刻蚀，能得到衬底绝缘介质层接触孔59，衬底绝缘介质层接触孔58贯通衬底绝缘介质层58，衬底元胞沟槽35外侧的衬底绝缘介质层接触孔59还贯通衬底N+源区54，元胞边缘沟槽36两侧的衬底绝缘介质层接触孔59会进入元胞边缘沟槽36两侧的衬底P型体区52内，如图19所示。

步骤10、去除上述衬底第三光刻胶层55，并在上述半导体衬底38的正面上方进行金属层淀积，以得到支撑在衬底绝缘介质层58上的衬底金属层，所述衬底金属层还填充在衬底绝缘介质层接触孔59内；在衬底金属层上涂覆衬底第四光刻胶层62，并利用衬底第四掩模版61对衬底第四光刻胶层62进行光刻，以得到贯通衬底第四光刻胶层62的衬底第四光刻胶层窗口63；

具体地，采用本技术领域常用的技术手段实现衬底第三光刻胶层55的去除以及金属层的淀积，衬底金属层支撑在衬底绝缘介质层58上，填充在衬底绝缘介质层接触孔59后，衬底金属层能与衬底P型基区53、衬底N+源区54以及元胞边缘沟槽36两侧的衬底P型体区52欧姆接触。

为了能对衬底金属层进行刻蚀，在衬底金属层上涂覆得到衬底第四光刻胶层62，并利用衬底第四掩模版61对衬底第四光刻胶层62进行光刻，以得到衬底第四光刻胶层窗口63，衬底第四光刻胶层窗口63贯通衬底第四光刻胶层62。

步骤11、利用衬底第四光刻胶层62以及衬底第四光刻胶层窗口63对衬底金属层进行刻蚀，以得到贯通衬底金属层的衬底金属分隔孔68，衬底金属层通过衬底金属分隔孔68得到有源区上方的衬底源极金属层70以及位于终端保护区上方的衬底终端金属层60，所述衬底源极金属层70与衬底N+源区54、衬底P型基区53以及元胞边缘沟槽36两侧的衬底P型体区52欧姆接触；

具体地，所述衬底金属分隔孔68与衬底第四光刻胶层窗口63正对应，通过衬底金属分隔孔68能将衬底金属层分隔得到衬底源极金属层70以及衬底终端金属层60，如图20所示。一般地，衬底源极金属层70位于半导体衬底38的有源区，衬底终端金属层60位于半导体衬底38的终端区，得到衬底源极金属层70与衬底N+源区54、衬底P型基区53以及元胞边缘沟槽36两侧的衬底P型体区52欧姆接触。

步骤12、去除上述衬底第四光刻胶层62，并在上述半导体衬底38的正面进行钝化层淀积，以得到衬底正面钝化层67，所述衬底正面钝化层67填充在衬底金属分隔孔68内，且衬底正面钝化层67还覆盖在衬底源极金属层70、衬底终端金属层60上；

具体地，采用本技术领域常用的技术手段实现衬底第四光刻胶层62的去除以及钝化层的淀积，从而能得到衬底正面钝化层67，衬底正面钝化层67填充在衬底金属分隔孔68内后，通过衬底正面钝化层67能实现衬底源极金属层70与衬底终端金属层60之间的隔离，衬底正面钝化层67的材料一般为氮化硅。

步骤13、在上述衬底正面钝化层67上涂覆衬底第五光刻胶层65，并利用衬底第五掩模版64对衬底第五光刻胶层65进行光刻，以得到贯通衬底第五光刻胶层65的衬底第五光刻胶层窗口66，利用衬底第五光刻胶层65以及衬底第五光刻胶层窗口66对衬底正面钝化层67进行刻蚀，以得到贯通衬底正面钝化层67的衬底源极焊盘孔69，所述衬底源极焊盘孔69与衬底源极金属层70对应；

具体地，衬底第五光刻胶层窗口66位于衬底源极金属层70的上方，利用衬底第五光刻胶层65以及衬底第五光刻胶层窗口66对衬底正面钝化层67进行刻蚀，以得到贯通衬底正面钝化层67的衬底源极焊盘孔69，所述衬底源极焊盘孔69与衬底源极金属层70对应，即利用衬底源极焊盘孔69能将衬底源极金属层70引出得到功率半导体器件的源电极，如图21所示。当在终端保护区内具有终端宽沟槽时，具体形成的结构形式如图22所示。

步骤14、在上述半导体衬底58的背面进行所需的背面工艺，以得到所需的衬底背面结构。

具体地，在半导体衬底58的背面进行背面工艺前，需要对上述的衬底第五光刻胶层65进行去除。根据功率半导体器件的类型，进行相应的背面工艺，根据衬底背面结构的类型能得到的功率半导体器件为MOSFET器件或IGBT器件，具体为本技术领域人员所熟知。具体背面工艺的过程可以根据需要进行选择，具体为本技术领域人员所熟知，此处不再赘述。

由上述说明可知，在半导体衬底38的终端保护区内可设置终端隔离沟槽37以及终端宽沟槽71，在终端隔离沟槽37内设置终端隔离沟槽绝缘氧化层45以及终端隔离沟槽导电多晶硅46，在终端宽沟槽71设置终端宽沟槽导电多晶硅73、终端宽沟槽绝缘栅氧化层74并填充衬底绝缘介质层58；利用衬底第二光刻胶层51进行P型杂质离子注入时，能在衬底元胞沟槽35的两侧得到衬底P型基区54，并在元胞边缘沟槽36的两侧以及终端保护区内得到衬底P型体区52，终端保护区的衬底P型体区52与终端隔离沟槽37配合和\/或与终端宽沟槽37配合能形成所需的终端保护区，而得到衬底P型体区52时不需要掩模版，与现有工艺相比，使得沟槽型功率半导体器件在正面结构制备时能少用一块掩模版，有效降低了功率半导体器件的制备成本。

利用衬底第二光刻胶层51能对半导体衬底38的有源区进行N型杂质离子注入、P型杂质离子，在去除衬底第二光刻胶层51且退火激活后，能得到衬底N+源区54以及衬底P型基区53，在保证衬底P型基区53掺杂浓度的情况下能减少使用掩模版，进一步降低成本。利用有源区内的衬底P型基区53，能实现对有源区内P型的掺杂浓度进行调节，保证了所制备得到功率半导体器件终端区的击穿特性以及有源区的导通特性，整个工艺过程与现有工艺兼容，安全可靠。

衬底元胞沟槽35、元胞边缘沟槽36、终端隔离沟槽37以及终端宽沟槽71间能同时形成，元胞边缘沟槽36、终端宽沟槽71的宽度大于衬底元胞沟槽35、终端隔离沟槽37的宽度，从而在工艺过程中，能在元胞边缘沟槽36内得到边缘沟槽注入定位孔49，在终端宽沟槽71内得到终端宽沟槽注入定位孔，在注入P型杂质离子得到衬底P型层47时，利用边缘沟槽注入定位孔49能在元胞边缘沟槽36的槽底正下方得到元胞边缘沟槽P型掺杂区48，利用终端宽沟槽注入定位孔能在终端宽沟槽71槽底的正下方得到终端宽沟槽P型掺杂区72，利用元胞边缘沟槽P型掺杂区48与元胞边缘沟槽36内的衬底绝缘介质层58配合，可以提高元胞边缘沟槽36的击穿电压，使得击穿发生在有源区内，防止元胞边缘沟槽36处发生击穿，提高半导体功率器件的UIS能力。此外，利用终端宽沟槽P型掺杂区72与终端宽沟槽71内的衬底绝缘介质层58配合，可以提高终端宽沟槽71处的击穿电压，防止电场扩展到半导体衬底58的终端保护区的边缘，进一步提高功率半导体器件的安全性与可靠性。

设计图

低成本高可靠性的功率半导体器件及其制备方法论文和设计

低成本高可靠性的功率半导体器件及其制备方法论文和设计-杨飞

全文摘要

主设计要求

设计方案

设计说明书

设计图

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