全文摘要
一种阵列基板及其制作方法、显示面板及显示装置。该阵列基板包括：呈阵列排布的多个像素单元、发光元件和多条第一导线。多个像素单元的每个包括多个子像素单元，多个子像素单元的每个包括发光区和非发光区；发光元件包括发光层以及与发光层电连接的第一电极，第一电极的至少部分位于发光区；多条第一导线，配置为给发光元件提供电源信号且包括第一子导线，第一子导线沿第一方向延伸且包括多个部分，多个部分沿第一方向排列且多个部分的相邻的两个通过开口间隔开，开口位于发光区；发光元件的第一电极与第一导线在垂直于阵列基板的方向上堆叠设置，开口在阵列基板上的正投影的至少部分与第一电极在阵列基板上的正投影不重叠。
主设计要求
1.一种阵列基板，包括：呈阵列排布的多个像素单元，其中，所述多个像素单元的每个包括多个子像素单元，所述多个子像素单元的每个包括发光区和非发光区；发光元件，包括发光层以及与所述发光层电连接的第一电极，其中，所述第一电极的至少部分位于所述发光区；以及多条第一导线，配置为给所述发光元件提供电源信号且包括第一子导线，其中，所述第一子导线沿第一方向延伸且包括多个部分，所述多个部分沿第一方向排列且所述多个部分的相邻的两个通过开口间隔开，所述开口位于发光区；所述发光元件的第一电极与所述多条第一导线在垂直于所述阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
设计方案
1.一种阵列基板，包括：
呈阵列排布的多个像素单元，其中，所述多个像素单元的每个包括多个子像素单元，所述多个子像素单元的每个包括发光区和非发光区；
发光元件，包括发光层以及与所述发光层电连接的第一电极，其中，所述第一电极的至少部分位于所述发光区；以及
多条第一导线，配置为给所述发光元件提供电源信号且包括第一子导线，其中，所述第一子导线沿第一方向延伸且包括多个部分，所述多个部分沿第一方向排列且所述多个部分的相邻的两个通过开口间隔开，所述开口位于发光区；
所述发光元件的第一电极与所述多条第一导线在垂直于所述阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
2.根据权利要求1所述的阵列基板，还包括：
多条辅助导线，沿与所述第一方向相交的第二方向延伸；
所述多条第一导线还包括：第二子导线，沿所述第一方向连续延伸；
其中，所述第一子导线的多个部分分别通过所述多条辅助导线与所述第二子导线电连接。
3.根据权利要求2所述的阵列基板，其中，所述多条第一导线包括多条所述第二子导线，所述第一子导线的多个部分的每个与所述多条第二子导线中距离该多个部分的每个最近的一条通过所述辅助导线电连接。
4.根据权利要求2所述的阵列基板，其中，所述第一子导线的多个部分的至少一个通过所述多条辅助导线的至少两条与所述第二子导线电连接。
5.根据权利要求2所述的阵列基板，其中，所述多条辅助导线分别与所述第一子导线的多个部分具有第一交点，所述多条辅助导线与所述第一子导线的多个部分分别在所述第一交点处电连接；
所述多条辅助导线分别与所述第二子导线具有第二交点，所述多条辅助导线分别与所述第二子导线在所述第二交点处电连接。
6.根据权利要求5所述的阵列基板，还包括：
绝缘层，位于所述多条第一导线与所述多条辅助导线之间且包括多个第一过孔；其中，所述多个第一过孔的一部分位于所述第一交点处，所述多条辅助导线通过该所述第一过孔的一部分分别与所述第一子导线的多个部分电连接；所述多个第一过孔的另一部分位于所述第二交点处，所述多条辅助导线通过该所述第一过孔的另一部分分别与所述第二子导线电连接。
7.根据权利要求1-5任一所述的阵列基板，其中，所述多个像素单元的每个中的多个子像素单元的第一电极的面积不同，所述多个像素单元的每个中的所述多个子像素单元包括第一子像素单元，在所述多个像素单元的每个中的所述多个子像素单元的第一电极中，所述第一子像素单元的第一电极的面积最小；
所述第一子像素单元的发光区中不存在所述开口，除所述第一子像素单元之外的其他子像素单元的发光区中存在所述开口。
8.根据权利要求1-5任一所述的阵列基板，其中，所述多个像素单元的每个包括发红光的红色子像素单元、发绿光的绿色子像素单元和发蓝光的蓝色子像素单元；
所述蓝色子像素单元的发光区和所述红色子像素单元的发光区中存在所述开口，所述绿色子像素单元的发光区中不存在所述开口。
9.根据权利要求1-5任一所述的阵列基板，其中，所述发光元件的第一电极为阳极，所述第一导线与所述发光元件的第一电极均是不透光的。
10.根据权利要求1-5任一所述的阵列基板，其中，所述第一导线的材料与所述发光元件的第一电极的材料均为金属材料。
11.根据权利要求1-5任一所述的阵列基板，还包括：
数据线，配置为在所述发光元件被施加有所述电源信号的状态下给所述发光元件提供控制所述发光层的发光状态的数据信号，与所述第一导线同层设置且材料相同。
12.根据权利要求2-5任一所述的阵列基板，还包括像素电路，所述像素电路包括：
晶体管，包括栅极；以及
存储电容，包括彼此相对的第一极板和第二极板；
其中，所述晶体管的栅极与所述存储电容的第一极板同层且材料相同，所述多条辅助导线与所述存储电容的第二极板同层且一体成型。
13.一种显示面板，包括权利要求1-12任一所述的阵列基板。
14.根据权利要求13所述的显示面板，还包括指纹识别器件和指纹识别区域，其中，
所述指纹识别器件设置于所述阵列基板上，位于所述指纹识别区域中；
所述开口在所述阵列基板上的正投影的至少部分位于所述指纹识别区域。
15.根据权利要求14所述的显示面板，还包括除所述指纹识别区域之外的非指纹识别区域，其中，所述非指纹识别区域中不存在所述开口的所述正投影的任何部分。
16.一种阵列基板制作方法，所述阵列基板包括呈阵列排布的多个像素单元，其中，所述多个像素单元的每个包括多个子像素单元，所述多个子像素单元的每个包括发光区和非发光区；
所述制作方法包括：
形成发光元件，其中，所述发光元件包括发光层以及与所述发光层电连接的第一电极，所述第一电极的至少部分位于所述发光区；以及
形成多条第一导线，其中，所述多条第一导线配置为给所述发光元件提供电源信号，形成所述多条第一导线包括形成第一子导线；其中，所述第一子导线沿第一方向延伸且包括多个部分，所述多个部分沿所述第一方向排列且所述多个部分的相邻的两个通过开口间隔开，所述开口位于所述发光区；
其中，所述发光元件的第一电极与所述多条第一导线在垂直于所述阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
17.根据权利要求16所述的阵列基板的制作方法，还包括：
形成多条辅助导线，其中，所述多条辅助导线沿与所述第一方向相交的第二方向延伸；
所述形成多条第一导线还包括：形成第二子导线，其中，所述第二子导线沿所述第一方向连续延伸；
其中，所述第一子导线的多个部分分别通过所述多条辅助导线与所述第二子导线电连接。
18.根据权利要求16所述的阵列基板的制作方法，还包括形成晶体管和形成存储电容；
所述形成晶体管和形成存储电容包括：
形成栅金属层；以及
对所述栅金属层执行一次构图工艺形成所述晶体管的栅极与所述存储电容的第一极板。
19.根据权利要求16所述的阵列基板的制作方法，还包括：
形成第一金属层；以及
对第一金属层执行一次构图工艺形成所述多条辅助导线与存储电容的第二极板，其中，所述多条辅助导线与所述存储电容的第二极板一体成型。
20.根据权利要求16所述的阵列基板的制作方法，其中，
所述阵列基板包括数据线，所述数据线配置为在发光元件被施加有所述电源信号的状态下给发光元件提供控制发光层的发光状态的数据信号，
所述方法包括：
形成第二金属层；以及
对第二金属层执行一次构图工艺形成数据线与第一导线。
设计说明书
技术领域
本公开至少一实施例涉及一种阵列基板及其制作方法、显示面板及显示装置。
背景技术
目前的OLED显示产品中，出现了按键虚拟化、屏下指纹识别、屏下发声器等方案。在这些方案中，显示区外侧的功能区被缩减，部分功能区被转移到显示区背后，这需要屏下芯片的配合才能实现。从而，显示区的透过率会受到屏下芯片的影响。在这种情况下，提高显示区的透过率具有重要意义。
发明内容
本公开至少一实施例提供一种阵列基板，该阵列基板包括：呈阵列排布的多个像素单元、发光元件和多条第一导线。所述多个像素单元的每个包括多个子像素单元，所述多个子像素单元的每个包括发光区和非发光区；发光元件包括发光层以及与所述发光层电连接的第一电极，所述第一电极的至少部分位于所述发光区；多条第一导线，配置为给所述发光元件提供电源信号且包括第一子导线，所述第一子导线沿第一方向延伸且包括多个部分，所述多个部分沿第一方向排列且所述多个部分的相邻的两个通过开口间隔开，所述开口位于发光区；所述发光元件的第一电极与所述多条第一导线在垂直于所述阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
例如，本公开一实施例提供的阵列基板还包括多条辅助导线，该多条辅助导线沿与所述第一方向相交的第二方向延伸；所述多条第一导线还包括：第二子导线，第二子导线沿所述第一方向连续延伸；所述第一子导线的多个部分分别通过所述多条辅助导线与所述第二子导线电连接。
例如，本公开一实施例提供的阵列基板中，所述多条第一导线包括多条所述第二子导线，所述第一子导线的多个部分的每个与所述多条第二子导线中距离该多个部分的每个最近的一条通过所述辅助导线电连接。
例如，本公开一实施例提供的阵列基板中，所述第一子导线的多个部分的至少一个通过所述多条辅助导线的至少两条与所述第二子导线电连接。
例如，本公开一实施例提供的阵列基板中，多条辅助导线分别与第一子导线的多个部分具有第一交点，多条辅助导线与第一子导线的多个部分分别在第一交点处电连接；多条辅助导线分别与第二子导线具有第二交点，多条辅助导线分别与第二子导线在第二交点处电连接。
例如，本公开一实施例提供的阵列基板还包括绝缘层，绝缘层位于所述多条第一导线与所述多条辅助导线之间且包括多个第一过孔；所述多个第一过孔的一部分位于所述第一交点处，所述多条辅助导线通过所述该所述第一过孔的一部分分别与所述第一子导线的多个部分电连接；所述多个第一过孔的另一部分位于所述第二交点处，所述多条辅助导线通过所述该所述第一过孔的另一部分分别与所述第二子导线电连接。
例如，本公开一实施例提供的阵列基板中，多个像素单元的每个中的多个子像素单元的第一电极的面积不同，第一电极的面积最小的第一子像素单元的发光区中不存在所述开口，除第一子像素单元之外的其他子像素单元的发光区中存在所述开口。
例如，本公开一实施例提供的阵列基板中，多个像素单元的每个包括发红光的红色子像素单元、发绿光的绿色子像素单元和发蓝光的蓝色子像素单元；蓝色子像素单元的发光区和红色子像素单元的发光区中存在所述开口，绿色子像素单元的发光区中不存在所述开口。
例如，本公开一实施例提供的阵列基板中，发光元件的第一电极为阳极，第一导线与发光元件的第一电极均是不透光的。
例如，本公开一实施例提供的阵列基板中，第一导线的材料与发光元件的第一电极的材料均为金属材料。
例如，本公开一实施例提供的阵列基板还包括数据线，数据线配置为在发光元件被施加有所述电源信号的状态下给发光元件提供控制发光层的发光状态的数据信号，与第一导线同层设置且材料相同。
例如，本公开一实施例提供的阵列基板中，阵列基板还包括像素电路，像素电路包括：晶体管和存储电容；晶体管包括栅极，存储电容包括彼此相对的第一极板和第二极板。晶体管的栅极与存储电容的第一极板同层且材料相同，辅助导线与存储电容的第二极板同层且一体成型。
本公开至少一实施例还提供一种显示面板，该显示面板包括本公开实施例提供的任意一种阵列基板。
例如，本公开一实施例提供的显示面板还包括指纹识别器件和指纹识别区域。指纹识别器件设置于阵列基板上，位于指纹识别区域中；所述开口在所述阵列基板上的正投影的至少部分位于指纹识别区域。
例如，本公开一实施例提供的显示面板还包括除所述指纹识别区域之外的非指纹识别区域；非指纹识别区域中不存在所述开口的所述正投影的任何部分。
本公开至少一实施例还提供一种显示装置，该显示装置本公开实施例提供的任意一种显示面板。
本公开至少一实施例还提供一种阵列基板制作方法，该阵列基板包括呈阵列排布的多个像素单元，其中，多个像素单元的每个包括多个子像素单元，多个子像素单元的每个包括发光区和非发光区；该制作方法包括：形成发光元件，其中，发光元件包括发光层以及与发光层电连接的第一电极，第一电极的至少部分位于发光区；以及形成多条第一导线，其中，多条第一导线配置为给发光元件提供电源信号，形成多条第一导线包括形成第一子导线；其中，第一子导线沿第一方向延伸且包括多个部分，该多个部分沿第一方向排列且多个部分的相邻的两个通过开口间隔开，所述开口位于发光区；其中，发光元件的第一电极与第一导线在垂直于阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
例如，本公开一实施例提供的阵列基板制作方法还包括：形成多条辅助导线，其中，多条辅助导线沿与第一方向相交的第二方向延伸；形成多条第一导线还包括：形成第二子导线，其中，第二子导线沿第一方向连续延伸；在该方法中，第一子导线的多个部分分别通过所述多条辅助导线与第二子导线电连接。
例如，本公开一实施例提供的阵列基板制作方法还包括形成晶体管和形成存储电容；所述形成晶体管和形成存储电容包括：形成栅金属层；以及对栅金属层执行一次构图工艺形成晶体管的栅极与存储电容的第一极板。
例如，本公开一实施例提供的阵列基板制作方法还包括形成第一金属层；以及对第一金属层执行一次构图工艺形成所述多条辅助导线与存储电容的第二极板，其中，所述多条辅助导线与所述存储电容的第二极板一体成型。
例如，本公开一实施例提供的阵列基板制作方法中，所述阵列基板包括数据线，所述数据线配置为在发光元件被施加有所述电源信号的状态下给发光元件提供控制发光层的发光状态的数据信号；所述方法包括：形成第二金属层；以及对第二金属层执行一次构图工艺形成数据线与第一导线。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本发明的一些实施例，而非对本发明的限制。
图1A为本公开一实施例提供的一种阵列基板的平面示意图；
图1B为图1A中的一个子像素单元的平面示意图；
图1C-图1F为图1B中每个层的示意图；
图2为图1A所示的阵列基板的第一导线和辅助导线的平面示意图；
图3为本公开一实施例提供的第一导线与辅助导线的示意图；
图4为沿图1A中的A-A’线的截面图；
图5是图1B中的子像素单元的像素电路的等效电路图；
图6A是图5中的像素电路的工作过程的信号时序图；
图6B为图5中所示的像素电路处于初始化阶段1时的示意图；
图6C为图5中所示的像素电路处于数据写入及补偿阶段2时的示意图；
图6D为图5中所示的像素电路处于数据写入保持阶段3时的示意图；
图6E为图5中所示的像素电路处于预发光阶段4时的示意图；
图6F为图5中所示的像素电路处于发光阶段5时的示意图；
图7为本公开一实施例提供的一种显示面板的示意图；
图8A-图8E为本公开一实施例提供的一种阵列基板制作方法示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明专利申请说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本公开中的附图并不是严格按实际比例绘制，阵列基板中像素单元的个数也不是限定为图中所示的数量，各个结构的具体地尺寸和数量可根据实际需要进行确定。本公开中所描述的附图仅是结构示意图。
本公开至少一实施例提供一种阵列基板，该阵列基板包括：呈阵列排布的多个像素单元、发光元件和多条第一导线。多个像素单元的每个包括多个子像素单元，多个子像素单元的每个包括发光区和非发光区；发光元件包括发光层以及与发光层电连接的第一电极，其中，第一电极的至少部分位于发光区；多条第一导线配置为给发光元件提供电源信号，且包括第一子导线，其中，第一子导线沿第一方向延伸且包括多个部分，该多个部分沿第一方向排列且该多个部分的相邻的两个通过开口间隔开，所述开口位于发光区；发光元件的第一电极与多条第一导线在垂直于阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
示性地，图1A是本公开一实施例提供的一种阵列基板的平面示意图，图1B为图1A中的一个子像素单元的平面示意图。如图1A和图1B所示，阵列基板100包括呈阵列排布的多个像素单元10、发光元件(图未示出)和多条第一导线1。多个像素单元10的每个包括多个子像素单元101，多个子像素单元的每个包括发光区和非发光区。例如，发光元件位于发光区，发光区能够发光，非发光区围绕发光区。多条第一导线1的一部分位于发光区，另一部分位于非发光区。发光元件包括发光层以及与发光层电连接的第一电极21，第一电极21的至少部分位于发光区。多条第一导线1配置为给发光元件提供电源信号，该电源信号例如为高电压电源信号(VDD信号)、低电压电源信号(VSS信号)或电流电源信号。并且，如图1A所示，多条第一导线1包括第一子导线11，第一子导线11沿第一方向延伸且包括多个部分，该多个部分沿第一方向排列且该多个部分的相邻的两个1111\/1112通过开口3间隔开，即第一子导线11在开口3处断开，并且，开口3位于发光区。发光元件的第一电极21与多条第一导线1在垂直于阵列基板100的方向上堆叠设置，开口3与第一电极21在垂直于阵列基板100的方向上不重叠。即，开口3在阵列基板100上的正投影与第一电极21在阵列基板100上的正投影不重叠或彼此间隔开。从而，开口3与第一电极21不重合，以增大包括该开口的像素结构的透光率。例如，发光元件的第一电极21为阳极，例如第一导线1与发光元件的第一电极21均是不透光的，这种情况下，像素结构的透光面积增大，从而能够提高像素结构的开口率。
例如，图1B中的整个开口3(即图1A中的开口32，在图1A中，开口3包括第一开口31和第二开口32)与第一电极21在垂直于阵列基板100的方向上不重叠，在其他的子像素单元中，也可以是开口3的一部分与第一电极21在垂直于阵列基板100的方向上不重叠。例如，阵列基板100还包括衬底基板，多个像素单元10、发光元件和多条第一导线1均设置于衬底基板上，即，所述开口的至少部分与第一电极在垂直于衬底基板的方向上不重叠，也即，所述开口在衬底基板上的正投影与第一电极在衬底基板上的正投影间隔开。即，图1B中的整个开口3在衬底基板上的正投影的至少部分与第一电极21在衬底基板上的正投影均不重叠，在其他的子像素单元中，也可以是开口3在衬底基板上的正投影的一部分与第一电极21在衬底基板上的正投影不重叠。
例如，如图1A所示，阵列基板包括多个第一电极21，其与多个子像素单元一一对应。在阵列基板100中，一个子像素单元中的开口31\/32的个数可以为一个或多个，多个子像素单元的一部分也可以不设置有所述开口31\/32，即一个子像素单元对应的开口31\/32的个数可以为一个或多个，有的子像素单元也可以不对应设置所述开口31\/32，也就是说，一个第一电极21可以对应一个或多个所述开口31\/32，也可以不对应有所述开口31\/32。
需要说明的是，图1A只是本公开一实施例提供的阵列基板的局部示意图。例如，在图1A中，开口3包括第一开口31和第二开口32。开口3的个数和位置不限于图1A和1B中所示的情况。
例如，阵列基板100还包括多条辅助导线4，多条辅助导线4沿与第一方向相交的第二方向延伸。图2是图1A所示的阵列基板的第一导线和辅助导线的平面示意图。如图1A和图2所示，多条第一导线1还包括第二子导线12，第二子导线12沿第一方向连续延伸，即第二子导线12不具有通过开口断开的多个间隔设置的部分。第一子导线11的多个部分分别通过多条辅助导线4与第二子导线12电连接。辅助导线4与第一导线1如上连接能够将第一导线1上的电源信号传输给多个子像素单元中的每个，从而给多个子像素单元的每个提供电源信号。例如，像素单元包括多个行和多个列，多条第一导线1与像素单元的多个列一一对应，多条辅助导线4与像素单元的多个行一一对应。
例如，在本公开一实施例中，多条第一导线包括多条所述第二子导线，第一子导线的多个部分的每个与多条第二子导线中距离该多个部分的每个最近的一条通过辅助导线电连接。图3是本公开一实施例提供的第一导线与辅助导线的示意图。如图3所示，第一导线1包括第一子导线111\/112、第二子导线121\/122\/123\/124\/125和辅助导线41\/42\/43\/44\/45。第一子导线111包括被开口32\/33间隔开的多个部分1111、1112和1113，开口32\/33的至少部分分别与其对应的第二电极(图3中未示出)在垂直于阵列基板的方向上不重叠，即开口32\/33在阵列基板上的正投影的至少部分分别与其对应的第二电极(图3中未示出)在阵列基板上的正投影不重叠。第二子导线121为多条第二子导线中距离该第一子导线111最近的一条，第一子导线111的多个部分1111、1112和1113分别通过辅助导线41\/42\/43与第二子导线121电连接。如此，能够减小辅助导线4沿第二方向的长度从而减小电阻。
例如，在图3所示的实施例中，第一子导线112的被开口31间隔开的多个部分1121\/1122也分别通过辅助导线41\/43与第二子导线121电连接。当然，在其他实施例中，第一子导线112的多个部分1121\/1122也可以与距离其最近的第二子导线124通过辅助导线电连接。
需要说明的是，在本公开实施例提供的阵列基板中，所述开口的个数不限，可以根据第二电极的排布以及所要求的开口率来设计。
例如，第一子导线的多个部分的至少一个通过多条辅助导线的至少两条与第二子导线电连接。如图3所示，第一子导线11的第一部分111通过三条辅助导线41\/44\/45与第二子导线121电连接。从而，相当于第一子导线11与多条辅助导线41\/44\/45形成多个并联电路，减小信号在第一子导线11的第一部分111上传输的电阻，提高电效率。
例如，如图3所示，多条辅助导线4分别与第一子导线11的多个部分具有第一交点，多条辅助导线4与第一子导线11的多个部分分别在第一交点处电连接。多条辅助导线4分别与第二子导线12具有第二交点，多条辅助导线分别与第二子导线12在第二交点处电连接。
例如，阵列基板还包括像素电路，像素电路包括晶体管、存储电容和信号线。例如，晶体管包括驱动晶体管和开关晶体管。每个晶体管包括栅极。存储电容包括彼此相对的第一极板和第二极板。晶体管的栅极与存储电容的第一极板同层且材料相同，辅助导线与存储电容的第二极板一体成型。
图1C-图1F为图1B中每个层的示意图，图4为沿图1A中的A-A’线的截面图。图1B-图1F，阵列基板包括有源层9、一体成型的栅线和栅极7(下文中称为栅极7)、存储电容的第一基板81和第二基板82、数据线6和数据连接线30。
图1C所示的是图1B中的子像素单元的有源层9。例如，有源层9的材料为半导体材料，例如多晶硅、IGZO等，具体根据包括有源层9的晶体管所需的性能进行选择，本公开实施对此不做限定。
图1D所示的是图1B中的子像素单元的栅极7。在图1B中，栅极7与有源层9堆叠，以用于形成第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7。需要说明的是，本实施例以图1B所示的情况为例来对像素结构和像素电路有进行说明，但像素结构或像素电路并不限于上述的七个薄膜晶体管的情况。
例如，栅极7的材料为金属材料，例如铜、铝、铜合金、铝合金、银等，不限于以上列举种类，本公开实施对此不做限定。
如图1D所示，栅极7与存储电容的第一极板81同层且材料相同。如此，可以对同一材料层通过同一构图工艺同时形成晶体管的栅极7与存储电容的第一极板81，简化阵列基板的制作工艺。
如图1E所示，辅助导线4与存储电容的第二极板82同层且一体成型，即辅助导线4与存储电容的第二极板82电连接。例如，第二极板82在第一方向上的宽度大于辅助导线4在第一方向上的宽度。且对同一材料层通过同一构图工艺同时形成多条辅助导线4与存储电容的第二极板82，进一步简化阵列基板的制作工艺。
结合图1A-图1F、图2和图4，例如，阵列基板100还包括绝缘层5，位于多条第一导线1与第二极板82之间且包括多个第一过孔50。由于辅助导线4与存储电容的第二极板82同层且一体成型，因此，绝缘层5位于多条第一导线1与多条辅助导线4之间。多个第一过孔50的一部分501位于第一交点处，多条辅助导线41通过该第一过孔的一部分501分别与第一子导线的多个部分1111\/1112电连接；多个第一过孔的另一部分502位于第二交点处，多条辅助导线4通过该所述第一过孔的另一部分502分别与第二子导线12电连接。
例如，如图1A、图1B和图1F所示，阵列基板100还包括数据线6，数据线6配置为在发光元件被施加有所述电源信号的状态下给发光元件提供控制发光层的发光状态的数据信号，与第一导线1同层设置且材料相同。如此，可以对同一材料层通过同一构图工艺同时形成第一导线1与数据线6，简化阵列基板的制作工艺。
例如，如结合图1A、图1B、图1F和图4所示，阵列基板100还包括贯穿绝缘层5和存储电容的第二极板82以及介质层的第二过孔51，数据连接线30通过第二过孔51与存储电容的第一极板81电连接，数据连接线30的远离第一极板81的一端连接像素电路的薄膜晶体管的源极或漏极，具体的连接方式请参考下文中的等效电路图。
例如，在一个实施例中，多个像素单元的每个中的多个子像素单元的第一电极21的面积不同，多个像素单元的每个中的多个子像素单元包括第一子像素单元，在多个像素单元的每个中的多个子像素单元的第一电极中，第一子像素单元的第一电极21的面积最小。第一子像素单元的发光区中不存在所述开口，除第一子像素单元之外的其他子像素单元的发光区中存在所述开口。从而，本公开实施例提供的阵列基板在提高透光率的同时能够保证多个像素单元的发光亮度的均匀性。
例如，在一个实施例中，多个像素单元的每个中的多个子像素单元中，第一子导线在其对应的第一电极所在平面的正投影与该第一电极重叠的面积不同，多个像素单元的每个中的多个子像素单元包括第一子像素单元，在多个像素单元的每个中的多个子像素单元中，第一子像素单元的第一子导线在其对应的第一电极所在平面的正投影与该第一电极重叠的面积最小。第一子像素单元的发光区中不存在所述开口，除第一子像素单元之外的其他子像素单元的发光区中存在所述开口。
示例性地，如图1A所示，多个像素单元的每个包括发红光的红色子像素单元(R)、发绿光的绿色子像素单元(G)和发蓝光的蓝色子像素单元(B)。红色子像素单元、绿色子像素单元和蓝色子像素单元中分别设置有第一电极211、第一电极212和第一电极213。例如，红色子像素单元的发光区中存在所述开口31(图中虚线框内)，开口31在垂直于阵列基板100的方向上与红色子像素单元的第二电极211不重叠，即，开口3在阵列基板100上的正投影与第一电极211在阵列基板100上的正投影不重叠。蓝色子像素单元的发光区存在所述开口32(图中虚线框内)；绿色子像素单元的发光区中不存在所述开口。考虑R、G、B子像素中的第一电极21形状和位置的差异，R、G、B像素中的第一电极21形状与其各自下方的第一子导线11的相对关系不同，在图1A中，R、B子像素中，第一子导线11在第一电极21所在的平面的正投影与第一电极21重叠面积较少，设置所述开口31\/32有利于提高R、B子像素的透光率；在图1A中，G子像素中，第一子导线11在第一电极21所在的平面的正投影与第一电极21重叠的面积较多，大于R、B子像素中第一子导线11在第一电极21所在的平面的正投影与第一电极21重叠的面积，即使在G子像素中设置所述开口，提高像素透过率的效果不是很明显，因此，在G中不设置开口以简化阵列基板的制作工艺。当然，在其他实施例中，每个子像素均包括所述开口。例如，每个像素单元中的红色子像素单元(R)、绿色子像素单元(G)和蓝色子像素单元(B)均包括所述开口。
例如，当发光元件的第一电极为阳极时，第一导线与发光元件的第一电极均是不透光的。第一导线1的材料与发光元件的第一电极21的材料均为金属材料，例如铜合金、铝合金、铜、铝、银等。不限于是金属材料，也可以为其他的不透光的导电材料。
像素电路例如用于阵列基板的子像素。像素电路包括驱动电路、数据写入电路、补偿电路、第一发光控制电路、第二发光控制电路、复位电路和发光元件。本公开的实施例包括但不限于此情形。该像素电路可以同时包括N型晶体管和P型晶体管，由于N型晶体管的漏电流较小，因此可以在该像素电路用于低频率驱动时克服闪屏现象，又由于N型晶体管的尺寸较小，从而可以增加显示面板的分辨；由于该像素电路的N型晶体管的漏电流较小，所以无需考虑N型晶体管的老化问题。
需要说明的是，本公开的实施例中以电压驱动为例对像素电路进行说明。例如，下文中的第一电压端VDD<\/sub>保持输入直流高电平信号，将该直流高电平称为第一电压；第二电压端VSS<\/sub>例如保持输入直流低电平信号，将该直流低电平称为第二电压，低于第一电压。以下各实施例与此相同，不再赘述。
需要注意的是，在本公开实施例的说明中，第一节点N1、第二节点N2、第三节点N3以及第四节点N4并非表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。
需要说明的是，在本公开的实施例的描述中，符号Vdata既可以表示数据信号端又可以表示数据信号的电平，同样地，符号Vinit既可以表示复位电压端又可以表示复位电压，符号VDD既可以表示第一电压端又可以表示第一电压，符号VSS既可以表示第二电压端又可以表示第二电压。下文所述实施例中均是如此，不再赘述。
图5是图1B中的子像素单元的像素电路的等效电路图。如图5所示，复位电路与复位电压端Vinit以及发光元件的第一端、驱动电路的控制端连接，且配置为响应于复位信号将复位电压施加至发光元件的第一端和驱动电路的控制端。
结合图1B和图5，该像素电路包括：第一至第七晶体管T1、T2、T3、T4、T5、T6、T7以及包括存储电容C和发光元件L1。第一至第七晶体管T1、T2、T3、T4、T5、T6、T7在图1A中的位置入图1A所示。例如，第一晶体管T1被用作驱动晶体管，其他的第二至第六晶体管被用作开关晶体管。例如，发光元件L1可以为各种类型的OLED，例如顶发射、底发射、双侧发射等，可以发红光、绿光、蓝光或白光等，本公开的实施例对此不作限制。
例如，如图5所示，驱动电路可以实现为第一晶体管T1。第一晶体管T1的栅极作为驱动电路的控制端，和第一节点N1连接；第一晶体管T1的第一极作为驱动电路的第一端，和第二节点N2连接；第一晶体管T1的第二极作为驱动电路的第二端，和第三节点N3连接。例如，第一晶体管T1为P型晶体管。例如，P型晶体管响应于低电平信号开启，以下实施例与此相同，不再赘述。需要注意的是，本实施例中以图1A和图5所示的像素电路为例，本公开不限于此，例如在其他实施例中，像素电路可以与此不同。例如驱动电路也可以是由其他的组件组成的电路。
数据写入电路可以实现为第二晶体管T2。第二晶体管T2的栅极和第一扫描线(第一扫描信号端Gate_N)连接以接收第一扫描信号，第二晶体管T2的第一极和数据线(数据信号端Vdata)连接以接收数据信号，第二晶体管T2的第二极和驱动电路的第一端(第二节点N2)连接。例如，该第二晶体管T2为P型晶体管，例如有源层为低温掺杂多晶硅的薄膜晶体管。需要注意的是，不限于此，数据写入电路也可以是由其他的组件组成的电路。
补偿电路可以实现为第三晶体管T3和存储电容C。第三晶体管T3的栅极配置为和第二扫描线(第二扫描信号端Gate_N-1)连接以接收扫描信号，第三晶体管T3的第一极和驱动电路的控制端(第一节点N1)连接，第三晶体管T3的第二极和驱动电路的第二端(第三节点N3)连接；存储电容C的第一极和驱动电路的控制端连接，存储电容C的第二极和第一电压端VDD连接。该第三晶体管T3为N型晶体管。例如，采用N型晶体管时，其可以采用IGZO作为薄膜晶体管的有源层，以减小驱动晶体管的尺寸以及防止漏电流。例如，N型晶体管响应于高电平信号开启，以下实施例与此相同，不再赘述。需要注意的是，不限于此，补偿电路也可以是由其他的组件组成的电路。
第一发光控制电路可以实现为第四晶体管T4。第四晶体管T4的栅极和第一发光控制线(第一发光控制端EM1)连接以接收第一发光控制信号，第四晶体管T4的第一极和第一电压端VDD连接以接收第一电压，第四晶体管T4的第二极和驱动晶体管的第一端(第二节点N2)连接。该第四晶体管T4为P型晶体管，例如有源层为低温掺杂多晶硅的薄膜晶体管。需要注意的是，不限于此，第一发光控制电路也可以是由其他的组件组成的电路。
发光元件L1的第一端(此处为阳极)和第四节点N4连接配置为通过第二发光控制电路从驱动电路的第二端接收驱动电流，发光元件L1的第二端(此处为阴极)配置为和第二电压端VSS连接以接收第二电压。例如第二电压端可以接地，即VSS可以为0V。
第二发光控制电路可以实现为第五晶体管T5。第五晶体管T5的栅极和第二发光控制线(第二发光控制端EM2)连接以接收第二发光控制信号，第五晶体管T5的第一极和驱动电路的第二端(第三节点N3)连接，第五晶体管T5的第二极和发光元件L1的第一端(第四节点N4)连接。例如，该第五晶体管T5为P型晶体管，例如有源层为低温掺杂多晶硅的薄膜晶体管。需要注意的是，不限于此，第二发光控制电路也可以是由其他的组件组成的电路。
复位电路可以实现为第六晶体管T6和第七晶体管T7。第六晶体管T6的栅极配置为和第二扫描线(第一复位控制端Rst)连接以接收第二扫描信号作为第一复位信号，第六晶体管T6的第一极和复位电压端Vinit连接以接收复位电压，第六晶体管T6的第二极配置为和发光元件的第一端连接。第七晶体管T7的栅极也配置为和第二扫描线(复位控制端Rst)连接以接收第二扫描信号作为复位信号，第七晶体管T7的第一极和复位电压端Vinit连接以接收复位电压，第七晶体管T7的第二极配置为和第一晶体管T1的栅极(第一节点N1)连接。例如，第六晶体管T6和第七晶体管T7为N型晶体管，例如有源层为IGZO的薄膜晶体管。需要注意的是，不限于此，复位电路也可以是由其他的组件组成的电路。
在本公开实施例中，该像素电路采用混合N型和P型晶体管的像素电路，例如，第三晶体管T3、第六晶体管T6和第七晶体管T7采用N型晶体管，其余的晶体管采用P型晶体管，由于N型晶体管的漏电流较小，因此可以在该像素电路用于低频率驱动时克服闪屏现象。又由于，像素电路中补偿电路的第三晶体管T3采用漏电流和尺寸较小的N型晶体管，所以该补偿电路的存储电容C可以采用尺寸较小的电容，从而可以增加显示面板的分辨，同时，由于N型晶体管的漏电流较小，所以无需考虑N型晶体管的老化问题。
下面结合图6A所示的信号时序图，对图5所示的像素电路10的工作原理进行说明。
如图6A所示，每一帧图像的显示过程包括五个阶段，分别为初始化阶段1、数据写入及补偿阶段2、数据写入保持阶段3、预发光阶段4和发光阶段5，图中示出了每个阶段中各个信号的时序波形。
需要说明的是，图6B为图5中所示的像素电路处于初始化阶段1时的示意图，图6C为图5中所示的像素电路处于数据写入及补偿阶段2时的示意图，图6D为图5中所示的像素电路处于数据写入保持阶段3时的示意图，图6E为图5中所示的像素电路处于预发光阶段4时的示意图，图6F为图5中所示的像素电路处于发光阶段5时的示意图。另外图6D至图10中用虚线标识的晶体管均表示在对应阶段内处于截止状态，图6B至图6F中带箭头的虚线表示像素电路在对应阶段内的电流方向。图6B至图6F中所示的晶体管均以第一晶体管T1、第六晶体管T6和第七晶体管T7为N型晶体管，其他晶体管为P型晶体管为例进行说明，即各个N型晶体管的栅极在接入高电平时导通，而在接入低电平时截止，各个P型晶体管的栅极在接入低电平时导通，而在接入高电平时截止。以下实施例与此相同，不再赘述。
在初始化阶段1，输入复位信号、第二扫描信号和第二发光控制信号以开启复位电路、补偿电路和第二发光控制电路，将复位电压施加至驱动电路的控制端、第一端和第二端以及发光元件的第一端。例如，如图6A所示，第二扫描信号和复位信号同步，即复位信号也可以是第二扫描信号，以下实施例与此相同，不再赘述。
如图6A和图6B所示，在初始化阶段1，由于第三晶体管T3、第六晶体管T6和第七晶体管T7是N型晶体管，第六晶体管T6和第七晶体管T7被复位信号的高电平导通，第三晶体管T3被第二扫描信号的高电平导通，第五晶体管T5被第二发光控制信号的低电平导通；同时，第二晶体管T2被第一扫描信号的高电平截止，第四晶体管T4被第一发光控制信号的高电平截止。
如图6B所示，在初始化阶段1，形成一条复位路径(如图6B中带箭头的虚线所示)。所以在此阶段，存储存储电容C以及第一晶体管T1的栅极通过第三晶体管T3、第五晶体管T5和第六晶体管T6放电，第一晶体管T1发光元件L1通过第五晶体管T5和第六晶体管T6放电，发光元件L1通过第六晶体管T6放电，从而将第一节点N1、第二节点N2、第三节点N3和发光元件L1(即第四节点N4)复位。同时，通过第七晶体管T7直接给第一节点N1提供复位信号以保证将第一节点N1复位。所以，经过初始化阶段1后第一节点N1、第三节点N3以及第四节点N4的电位为复位电压Vinit(低电平信号，例如可以接地或为其他低电平信号)。在此阶段，由于第一晶体管T1和第五晶体管T5导通，第四晶体管T4截止，根据第一晶体管T1自身的特性，第一晶体管T1的源极的电位被放电至Vinit-Vth截止。从而在此阶段，可以使第一晶体管T1的栅极(即第一节点N1)和源极(即第二节点N2)的电压VGS<\/sub>满足：|VGS<\/sub>|<|Vth|，从而使第一晶体管T1处于VGS<\/sub>为固定偏置的截止状态(off-bias)。采用这种配置方式，可以实现不论前一帧的数据信号为黑态还是白态信号，第一晶体管T1都由固定偏置的截止状态开始进入数据写入及补偿阶段2，从而可以改善采用像素电路的显示装置的由于迟滞效应可能产生的短期残像问题。
经过初始化阶段1后，第一节点N1的电位为复位电压Vinit，第二节点N2的电位为Vinit-Vth。在初始化阶段1，存储电容C被复位，使存储在存储电容C中的电压放电，从而使后续阶段中的数据信号可以被更迅速、更可靠地存储在存储电容C中；同时，第三节点N3和发光元件L1(即第四节点N4)也被复位，从而可以使发光元件L1在发光阶段5之前显示为黑态不发光，改善采用上述像素电路的显示装置的对比度等显示效果。
在数据写入及补偿阶段2，输入第一扫描信号、第二扫描信号和数据信号以开启数据写入电路、驱动电路和补偿电路，数据写入电路将数据信号写入驱动电路，补偿电路存储数据信号，且补偿电路对驱动电路进行补偿。
如图6A和图6C所示，在数据写入及补偿阶段2，第二晶体管T2被第一扫描信号的低电平导通，第三晶体管T3被第二扫描信号的高电平导通，在该示例中，由于第二扫描信号为复位信号，第六晶体管T6和第七晶体管T7被复位信号的高电平导通；同时，第四晶体管T4被第一发光控制信号的高电平截止，第五晶体管T5被第二发光控制信号的高电平截止。
如图6C所示，在数据写入及补偿阶段2，形成一条数据写入及补偿路径(如图6C中带箭头的虚线1所示)和一条复位路径(如图6C中带箭头的虚线2所示)，数据信号经过第二晶体管T2、第一晶体管T1和第三晶体管T3后对第一节点N1进行充电(即对存储电容C充电)，也就是说第一节点N1的电位升高。容易理解，第二节点N2的电位保持为Vdata，同时根据第一晶体管T1的自身特性，当第一节点N1的电位增大到Vdata+Vth时，第一晶体管T1截止，充电过程结束。需要说明的是，Vdata表示数据信号的电压值，Vth表示第一晶体管的阈值电压，由于在本实施例中，第一晶体管T1是以P型晶体管为例就行说明的，所以此处阈值电压Vth可以是个负值。同时，在此阶段，第四节点N4继续通过第六晶体管T6进行放电，所以，第四节点N4的电压依然为复位电压Vinit。需要注意的是，在此阶段，复位电路也可以响应于其他的复位信号而关闭，不会对该像素电路的后续发光阶段造成影响，本公开的实施例对此不作限制。
经过数据写入阶段2后，第一节点N1和第三节点N3的电位均为Vdata+Vth，也就是说将带有数据信号和阈值电压Vth的电压信息存储在了存储电容C中，以用于后续在发光阶段时，提供灰度显示数据和对第一晶体管T1自身的阈值电压进行补偿。
在数据写入保持阶段3，输入第一扫描信号以开启数据写入电路，输入第二扫描信号以关闭补偿电路，以保持驱动电路的控制端的电压。
如图6A和图6D所示，在数据写入保持阶段3，第二晶体管T2被第一扫描信号的低电平导通；同时，第三晶体管T3被第二扫描信号的低电平截止，在该示例中，由于第二扫描信号为复位信号，第六晶体管T6和第七晶体管T7被复位信号的低电平截止，第四晶体管T4被第一发光控制信号的高电平截止，第五晶体管T5被第二发光控制信号的高电平截止。
如图6D所示，在数据写入保持阶段3，形成一条数据写入保持路径(如图6D中带箭头的虚线所示)。在此阶段，第三晶体管T3截止，且由于存储电容的性质，第一节点N1的电位保持在Vdata+Vth。
经过数据写入保持阶段3后，第一节点N1的电位保持为Vdata+Vth。也就是说将带有数据信号和阈值电压Vth的电压信息继续存储在存储电容C中，以用于后续在发光阶段时，提供灰度显示数据和对第一晶体管T1自身的阈值电压进行补偿。
在预发光阶段4，输入第一发光控制信号以开启第一发光控制电路和驱动电路，第一发光控制电路将第一电压施加至驱动电路的第一端110。
如图6A和图6E所示，在预发光阶段4，第四晶体管T4被第一发光控制信号的低电平导通；同时，第二晶体管T2被第一扫描信号的高电平截止，第三晶体管T3被第二扫描信号的低电平截止，第六晶体管T6和第七晶体管T7被复位信号的低电平截止，第五晶体管T5被第二发光控制信号的高电平截止。
如图6E所示，在预发光阶段3，形成一条预发光路径(如图6E中带箭头的虚线所示)。第一电压经过第四晶体管T4对第二节点N2进行充电，第二节点N2的电位由Vdata变为第一电压VDD，由于在此阶段第五晶体管T5截止，所以为下一阶段的发光元件L1的发光做准备。
在发光阶段5，输入第一发光控制信号和第二发光控制信号以开启第一发光控制电路、第二发光控制电路和驱动电路，第二发光控制电路将驱动电流施加至发光元件L1以使其发光。
如图6A和图6F所示，在发光阶段5，第四晶体管T4被第一发光控制信号的低电平导通，第五晶体管T5被第二发光控制信号的低电平导通；同时，第二晶体管T2被第一扫描信号的高电平截止，第三晶体管T3被第二扫描信号的低电平截止，第六晶体管T6和第七晶体管T7被复位信号的低电平截止。同时，第一节点N1的电位Vdata+Vth，第二节点N2的电位为VDD，所以在此阶段第一晶体管T1也保持导通。
如图6F所示，在发光阶段5，形成一条驱动发光路径(如图6F中带箭头的虚线所示)。发光元件L1可以在流经第一晶体管T1的驱动电流的作用下发光。
具体地，流经发光元件L1的驱动电流IL1<\/sub>的值可以根据下述公式得出：
IL1<\/sub>＝K(VGS<\/sub>-Vth)2<\/sup>
＝K[(Vdata+Vth-VDD)-Vth]2<\/sup>
＝K(Vdata-VDD)2<\/sup>
其中，K＝W*COX<\/sub>*U\/L。
在上述公式中，Vth表示第一晶体管T1的阈值电压，VGS<\/sub>表示第一晶体管T1的栅极和源极(这里为第一极)之间的电压，K为与驱动晶体管本身相关的一常数值。从上述IL1<\/sub>的计算公式可以看出，流经发光元件L1的驱动电流IL1<\/sub>不再与第一晶体管T1的阈值电压Vth有关，由此可以实现对该像素电路的补偿，解决了驱动晶体管(在本公开的实施例中为第一晶体管T1)由于工艺制程及长时间的操作造成阈值电压漂移的问题，消除其对驱动电流IL1<\/sub>的影响，从而可以改善采用其的显示装置的显示效果。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。
另外，需要说明的是，图5中所示的像素电路中的晶体管是以第三晶体管T3、第六晶体管T6和第七晶体管T7为N型晶体管，其它晶体管为P型晶体管为例进行说明的，此时，第一极可以是漏极，第二极可以是源极。如图6B所示，该像素电路10中的发光元件L1的阴极和第二电压端VSS连接以接收第二电压。例如，在一个显示面板中，当图6B中所示的像素电路10呈阵列排布时，发光元件L1的阴极可以电连接到同一个电压端，即采用共阴极连接方式。
本公开至少一实施例还提供一种显示面板，该显示面板包括本公开实施例提供的任意一种阵列基板。
例如，图7为本公开一实施例提供的一种显示面板的示意图。如图7所示，本公开一实施例提供的显示面板500包括上述任意一种阵列基板。
例如，显示面板500还包括指纹识别器件(图未示出)、指纹识别区域501。指纹识别器件设置于阵列基板上，位于指纹识别区域501中。例如，所述开口的至少部分位于指纹识别区域501，即，所述开口在阵列基板或衬底基板上的正投影的至少部分位于指纹识别区域501，以提高指纹识别区域501的透光率，从而提高指纹识别的效果，例如提高指纹识别的准确度和指纹识别速度。例如，所有开口都位于指纹识别区域501，或者一部分所述开口位于指纹识别区域501，在非指纹识别区域仍然可以存在所述开口。
例如，显示面板500还包括除所述指纹识别区域501之外的非指纹识别区域502。例如，非指纹识别区域502中不存在所述开口，即非指纹识别区域502中不存在所述开口的在阵列基板上的正投影的任何部分。如此，只在指纹识别区域501内设置所述开口，从而在提高指纹识别区域的透光率以满足指纹识别对透光率的要求的同时，减少开口的数量，简化制作工艺。
当然，在其他实施例中，在显示面板500的非指纹识别区域502中也可以设置有所述开口，即，位于显示面板500的指纹识别区域501和非指纹识别区域502的至少部分像素单元中，均设置有所述开口。
显示面板的其他部件，本领域技术人员可以根据本领域常规技术进行设计和实现。
本公开至少一实施例还提供一种显示装置，该显示装价值包括本公开实施例提供的任意一种显示面板。例如，该显示装置可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本公开至少一实施例还提供一种阵列基板的制作方法，该阵列基板包括呈阵列排布的多个像素单元，多个像素单元的每个包括多个子像素单元，多个子像素单元的每个包括发光区和非发光区。该制作方法包括：形成发光元件，其中，发光元件包括发光层以及与发光层电连接的第一电极，第一电极的至少部分位于发光区；以及形成多条第一导线，其中，多条第一导线配置为给发光元件提供电源信号，形成多条第一导线包括形成第一子导线；该方法中，第一子导线沿第一方向延伸且包括多个部分，该多个部分沿第一方向排列且多个部分的相邻的两个通过开口间隔开，所述开口位于发光区；发光元件的第一电极与多条第一导线在垂直于阵列基板的方向上堆叠设置，所述开口在所述阵列基板上的正投影的至少部分与所述第一电极在所述阵列基板上的正投影不重叠。
示例性地，图8A-图8E为本公开一实施例提供的一种阵列基板制作方法示意图。以形成阵列基板的一个子像素单元的示意图对形成阵列基板的方法进行说明。例如，提供衬底基板。
如图8A所示，在衬底基板上通过构图工艺形成有源层9。有源层9的材料可参考之前的实施例中的描述，形成有源层9的具体方法可参考本领域常规技术。
如图8B所示，阵列基板制作方法还包括形成晶体管和形成存储电容；所述形成晶体管和形成存储电容包括：形成栅金属层；以及对栅金属层执行一次构图工艺形成晶体管的栅极7与存储电容的第一极板81。在该制作方法中，通过对同一膜层进行一次构图工艺形成栅极7与第一极板81，有利于简化阵列基板的制作工艺。
需要说明的是，在本公开的实施例中，当构图工艺为光刻工艺时，本公开中的一次构图工艺是指：通过一道掩膜经过一次曝光的工艺。
如图8C所示，阵列基板的制作方法还包括：形成多条辅助导线4。多条辅助导线4与栅极7所在的层堆叠，例如位于栅极7所在的层的远离衬底基板的一侧。多条辅助导线4沿与第一方向相交的第二方向延伸。例如，形成第一金属层，然后对第一金属层执行一次构图工艺形成多条辅助导线4与存储电容的第二极板82，且辅助导线4与第二极板82一体成型。在该制作方法中，通过对同一膜层进行一次构图工艺形成栅极7与第一极板81，有利于简化阵列基板的制作工艺。
如图8D所示，阵列基板的制作方法还包括形成绝缘层(图8D未示出，参考图4中的绝缘层5)，绝缘层位于多条第一导线与多条辅助导线4之间且包括第一过孔50。多条辅助导线4通过第一过孔50分别与第二极板82电连接，由于辅助导线4与第二极板82一体成型，因此，多条辅助导线4通过第一过孔50分别与第一导线电连接。阵列基板的制作方法还包括形成暴露有源层9的多个过孔以用于使源\/漏极通过该多个过孔与有源层9电连接。例如，阵列基板的制作方法还包括形成贯穿绝缘层5和存储电容的第二极板82以及介质层的第二过孔51。例如，对第一金属层执行一次构图工艺形成多条辅助导线4的同时还形成数据连接线30，数据连接线30通过第二过孔51与存储电容的第一极板81电连接，数据连接线30的远离第一极板81的一端连接像素电路的薄膜晶体管的源极或漏极。
如图8D所示，阵列基板的制作方法还包括形成多条第一导线，多条第一导线包括第一子导线11和第二子导线(图8D中未示出，请参考之前的附图中的第二子导线12)其中，多条第一导线配置为给发光元件提供电源信号。该方法中，第一子导线11沿第一方向延伸且包括多个部分1111\/1112，该多个部分1111\/1112沿第一方向排列且多个部分的相邻的两个通过开口3间隔开，开口3位于发光区。第二子导线沿第一方向连续延伸，即第二子导线沿第一方向延伸且不具有所述开口。多条辅助导线4与多条第一导线1相交且电连接。
例如，如图8E所示，阵列基板包括数据线6。数据线6配置为在发光元件被施加有所述电源信号的状态下给发光元件提供控制发光层的发光状态的数据信号。例如，阵列基板制作方法还包括：形成第二金属层，然后对第二金属层执行一次构图工艺形成数据线6与第一导线。即，通过对同一膜层进行一次构图工艺形成数据线6与第一导线，从而简化阵列基板的制作工艺。
如图8E所示，形成发光元件的发光层(图未示出)以及形第一电极21。第一电极21与第一导线在垂直于阵列基板的方向上堆叠设置，开口3与第一电极21在垂直于阵列基板的方向上不重叠，即开口3在衬底基板上的正投影与第一电极21在衬底基板上的正投影不重叠。在其他子像素中，也可以是所述开口的一部分与第一电极21在垂直于阵列基板的方向(即垂直于衬底基板的方向)上不重叠，即所述开口在衬底基板上的正投影与的一部分与第一电极21在衬底基板上的正投影不重叠。第一电极21的平面形状不限定为图8E所示的情形，例如可以为规则图形，例如矩形、圆形等，也可以为不规则图形，可以根据实际需要进行设计。开口3的位置和大小可以根据第一电极21的位置和平面形状进行设计。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。
设计图
相关信息详情
申请码:申请号:CN201910567288.3
申请日:2019-06-27
公开号:CN110265458A
公开日:2019-09-20
国家:CN
国家/省市:11(北京)
授权编号:授权时间:主分类号:H01L 27/32
专利分类号:H01L27/32;H01L27/02;G06K9/00
范畴分类:38F;
申请人:京东方科技集团股份有限公司;成都京东方光电科技有限公司
第一申请人:京东方科技集团股份有限公司
申请人地址:100015 北京市朝阳区酒仙桥路10号
发明人:刘庭良;张震;代科
第一发明人:刘庭良
当前权利人:京东方科技集团股份有限公司;成都京东方光电科技有限公司
代理人:王晓燕
代理机构:11105
代理机构编号:北京市柳沈律师事务所
优先权:关键词:当前状态:审核中
类型名称:外观设计