全文摘要
本公开涉及具有两域电平移位能力的电平移位器电路与存储设备。例如,一种电平移位器电路,其被配置为移位在第一电压范围内切换的输入信号以相应地生成在高于第一电压范围的第二电压范围内切换的第一输出信号。该电平移位器电路包括锁存核心,其具有:锁存输入和输出端子;电源线,被配置为由电源电压供电;以及参考线,被配置为耦合至参考电压。电容耦合元件耦合至锁存核心的锁存输入和输出端子。驱动级被配置为利用基于输入信号生成的偏置信号来偏置电容耦合元件。去耦级被配置为通过电容耦合元件由驱动级驱动,以在输入信号的切换期间使电源线与电源电压去耦以及使参考线与参考电压去耦。
主设计要求
1.一种电平移位器电路,其特征在于,被配置为接收输入信号并基于所述输入信号生成第一输出信号,所述输入信号在第一电压范围内切换,并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换,所述电平移位器电路包括:电源电压节点,被配置为接收电源电压;参考电压节点,被配置为接收参考电压;锁存核心,包括锁存输入端子、锁存输出端子、耦合至所述电源电压节点的电源线以及耦合至所述参考电压节点的参考线;多个电容耦合元件,耦合至所述锁存输入端子和所述锁存输出端子;驱动级,被配置为基于所述输入信号生成多个偏置信号,并且利用所述多个偏置信号来偏置所述多个电容耦合元件;以及去耦级,被配置为通过所述多个电容耦合元件由所述驱动级来驱动,以在所述输入信号的切换期间使所述电源线与所述电源电压节点去耦以及使所述参考线与所述参考电压节点去耦。
设计方案
1.一种电平移位器电路,其特征在于,被配置为接收输入信号并基于所述输入信号生成第一输出信号,所述输入信号在第一电压范围内切换,并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换,所述电平移位器电路包括:
电源电压节点,被配置为接收电源电压;
参考电压节点,被配置为接收参考电压;
锁存核心,包括锁存输入端子、锁存输出端子、耦合至所述电源电压节点的电源线以及耦合至所述参考电压节点的参考线;
多个电容耦合元件,耦合至所述锁存输入端子和所述锁存输出端子;
驱动级,被配置为基于所述输入信号生成多个偏置信号,并且利用所述多个偏置信号来偏置所述多个电容耦合元件;以及
去耦级,被配置为通过所述多个电容耦合元件由所述驱动级来驱动,以在所述输入信号的切换期间使所述电源线与所述电源电压节点去耦以及使所述参考线与所述参考电压节点去耦。
2.根据权利要求1所述的电路,其特征在于,所述电路进一步被配置为生成在第三电压范围内切换的第二输出信号,所述第三电压范围在所述第一电压范围和所述第二电压范围之间,其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。
3.根据权利要求1所述的电路,其特征在于,所述去耦级包括:
第一去耦单元,包括耦合在所述电源线和所述电源电压节点之间的第一去耦PMOS晶体管和第二去耦PMOS晶体管,所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子;以及
第二去耦单元,包括耦合在所述参考线和所述参考电压节点之间的第一去耦NMOS晶体管和第二去耦NMOS晶体管,所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子,其中所述驱动级被配置为:生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠正值的第一偏置信号和第二偏置信号,以通过所述多个电容耦合元件驱动所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管的控制端子,以及生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠负值的第三偏置信号和第四偏置信号,以通过所述多个电容耦合元件驱动所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子。
4.根据权利要求3所述的电路,其特征在于,所述驱动级包括:
NAND逻辑类型的第一驱动单元,包括被配置为提供所述第一偏置信号和所述第二偏置信号的第一逻辑门和第二逻辑门,其中所述第一偏置信号和所述第二偏置信号具有相反值,除了所述输入信号的切换期间的重叠间隔,在所述重叠间隔期间所述第一偏置信号和所述第二偏置信号具有重叠正值;以及
NOR逻辑类型的第二驱动单元,包括被配置为提供所述第三偏置信号和所述第四偏置信号的第一逻辑门和第二逻辑门,其中所述第三偏置信号和所述第四偏置信号具有相反值,除了所述输入信号的切换期间的重叠间隔,在所述重叠间隔期间所述第三偏置信号和所述第四偏置信号具有重叠负值,所述重叠间隔是所述第一驱动单元和所述第二驱动单元的第一逻辑门和第二逻辑门之间的逻辑门传播延迟的函数。
5.根据权利要求4所述的电路,其特征在于:
所述第一驱动单元的第一逻辑门包括被配置为接收偏置输入信号的第一输入、耦合至所述第一驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第一偏置信号的输出,所述偏置输入信号是所述输入信号的函数;
所述第一驱动单元的第二逻辑门包括被配置为接收否定偏置输入信号的第一输入、耦合至所述第一驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第二偏置信号的输出;
所述第二驱动单元的第一逻辑门包括被配置为接收所述偏置输入信号的第一输入、耦合至所述第二驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第三偏置信号的输出;以及
所述第二驱动单元的第二逻辑门包括被配置为接收所述否定偏置输入信号的第一输入、耦合至所述第二驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第四偏置信号的输出。
6.根据权利要求3所述的电路,其特征在于,所述锁存核心包括:
第一锁存单元,具有耦合至所述多个电容耦合元件的第一电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第二电容耦合元件的顶板的锁存输出,其中所述第一锁存单元的锁存输入和锁存输出被耦合至所述去耦PMOS晶体管的控制端子,并且其中所述第一电容耦合元件和所述第二电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第一偏置信号和所述第二偏置信号;以及
第二锁存单元,具有耦合至所述多个电容耦合元件的第三电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第四电容耦合元件的顶板的锁存输出,其中所述第二锁存单元的锁存输入和锁存输出被耦合至所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子,并且其中所述第三电容耦合元件和所述第四电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第三偏置信号和所述第四偏置信号。
7.根据权利要求6所述的电路,其特征在于,还包括:
第一输出,被配置为提供用于生成所述第一输出信号的高电平移位输出信号,所述第一输出经由反相级耦合至所述第四电容耦合元件的顶板,所述反相级涉及所述电源电压和所述参考电压;以及
第二输出,被配置为提供用于生成所述第二输出信号的中电平移位输出信号,所述中电平移位输出信号在第三电压范围内切换,所述第三电压范围在所述第一电压范围和所述第二电压范围之间,所述第二输出经由反相缓冲器耦合至所述第四电容耦合元件的底板,其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。
8.根据权利要求1所述的电路,其特征在于,还包括:
复位生成级,被配置为在第一复位输出处生成第一电平移位复位信号且在第二复位输出处生成第二电平移位复位信号,以基于输入复位信号和时钟信号初始化所述锁存核心;
PMOS类型的第一复位晶体管,耦合在所述电源线和所述锁存输出端子的第一锁存输出端子之间,并且具有被配置为接收所述第一电平移位复位信号的控制端子;以及
NMOS类型的第二复位晶体管,耦合在所述参考线和所述锁存输出端子的第二锁存输出端子之间,并且具有被配置为接收所述第二电平移位复位信号的控制端子。
9.根据权利要求8所述的电路,其特征在于,所述复位生成级包括:
第一生成电路,被配置为生成所述第一电平移位复位信号,所述第一生成电路包括:
第一存储电容器,具有被配置为接收所述输入复位信号的底板和经由第一输出缓冲器耦合至所述第一复位输出的顶板,所述第一输出缓冲器具有被配置为接收所述电源电压的第一电源输入和被配置为接收低于所述电源电压的中间电压的第二电源输入,
第一刷新单元,被配置为由所述电源电压供电,并且被配置为当所述复位信号处于未激活状态时在所述时钟信号的每个循环处连续地将所述第一存储电容器的顶板的电压刷新为所述电源电压的值,并且在所述复位信号切换为激活状态时停止刷新所述第一存储电容器;以及
第二生成电路,被配置为生成所述第二电平移位复位信号,所述第二生成电路包括:
第二存储电容器,具有被配置为接收否定输入复位信号的底板和经由第二输出缓冲器耦合至所述第二复位输出的顶板,所述第二输出缓冲器具有被配置为接收所述电源电压的第一电源输入和被配置为接收所述中间电压的第二电源输入,
第二刷新单元,被配置为由所述中间电压供电,并且被配置为当所述复位信号处于未激活状态时在所述时钟信号的每个循环处连续地将所述第二存储电容器的顶板的电压刷新为所述中间电压的值,并且在所述复位信号切换为激活状态时停止刷新所述第二存储电容器。
10.根据权利要求9所述的电路,其特征在于:
所述第一刷新单元包括耦合在所述电源电压节点和所述第一存储电容器的顶板之间的所述PMOS类型的第一刷新晶体管和第二刷新晶体管;
所述第二刷新单元包括耦合在所述中间电压和所述第二存储电容器的顶板之间的所述NMOS类型的第三刷新晶体管和第四刷新晶体管;
所述第一生成电路还包括:第一升压电容器和第二升压电容器,所述第一升压电容器具有耦合至所述第一刷新晶体管的控制端子的顶板,所述第二升压电容器具有耦合至所述第二刷新晶体管的控制端子的顶板;以及第一升压单元,耦合至所述第一升压电容器和所述第二升压电容器的底板,所述第一升压单元被配置为当所述输入复位信号处于未激活状态时在所述时钟信号的每个循环处利用相反电平的升压信号驱动所述第一升压电容器和所述第二升压电容器的底板,并且在所述输入复位信号切换为激活状态时利用相同电平的升压信号来截止所述第一刷新晶体管和所述第二刷新晶体管;以及
所述第二生成电路还包括第三升压电容器和第四升压电容器,所述第三升压电容器具有耦合至所述第三刷新晶体管的控制端子的顶板,所述第四升压电容器具有耦合至所述第四刷新晶体管的控制端子的顶板;以及
第二升压单元,耦合至所述第三升压电容器和所述第四升压电容器的底板,所述第二升压单元被配置为当所述输入复位信号处于未激活状态时在所述时钟信号的每个循环处利用相反电平的升压信号驱动所述第三升压电容器和所述第四升压电容器的底板,并且在所述输入复位信号切换为激活状态时利用相同电平的升压信号来截止所述第三刷新晶体管和所述第四刷新晶体管。
11.根据权利要求10所述的电路,其特征在于:
所述第一升压单元为NAND逻辑类型,并且包括第一逻辑门和第二逻辑门,所述第一逻辑门具有被配置为接收所述时钟信号的第一输入、被配置为接收所述输入复位信号的第二输入、耦合至所述第二逻辑门的输出的第三输入以及被配置为向所述第一升压电容器提供所述升压信号的第一升压信号的输出,所述第二逻辑门包括被配置为接收否定时钟信号的第一输入、被配置为接收所述输入复位信号的第二输入以及耦合至所述第一逻辑门的输出的第三输入,其中所述第二逻辑门的输出被配置为向所述第二升压电容器提供所述升压信号的第二升压信号;以及
所述第二升压单元为NOR逻辑类型,并且包括第三逻辑门和第四逻辑门,所述第三逻辑门具有被配置为接收所述时钟信号的第一输入、被配置为接收否定输入复位信号的第二输入、耦合至所述第一逻辑门的输出的第三输入以及被配置为向所述第三升压电容器提供所述升压信号的第三升压信号的输出,所述第四逻辑门包括被配置为接收否定时钟信号的第一输入、被配置为接收所述否定输入复位信号的第二输入以及耦合至所述第三逻辑门的输出的第三输入,其中所述第四逻辑门的输出被配置为向所述第四升压电容器提供所述升压信号的第四升压信号。
12.一种存储设备,其特征在于,包括被配置为耦合至存储器的解码器级,所述存储器具有包括在字线和位线中布置的多个存储单元的存储阵列,所述解码器级被配置为根据地址信号选择并偏置所述字线或位线,其中所述解码器级包括多个电平移位器电路,每个电平移位器电路均被配置为接收输入信号并基于所述输入信号生成第一输出信号,所述输入信号在第一电压范围内切换,并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换,所述电平移位器电路包括:
锁存核心,包括锁存输入端子、锁存输出端子、被配置为由电源电压供电的电源线以及被配置为耦合至参考电压的参考线;
多个电容耦合元件,耦合至所述锁存输入端子和所述锁存输出端子;
驱动级,被配置为基于所述输入信号生成多个偏置信号,并且利用所述多个偏置信号来偏置所述多个电容耦合元件;以及
去耦级,被配置为通过所述多个电容耦合元件由所述驱动级来驱动,以在所述输入信号的切换期间使所述电源线与所述电源电压去耦以及使所述参考线与所述参考电压去耦。
13.根据权利要求12所述的设备,其特征在于,所述解码器级还包括:多个选择晶体管,被配置为选择所述字线或所述位线用于存储器操作;以及共源共栅晶体管,耦合至所述选择晶体管,其中所述多个电平位移器电路被配置为生成相应控制信号用于所述选择晶体管的控制端子或者生成相应共源共栅电压用于所述共源共栅晶体管的控制端子。
14.根据权利要求12所述的设备,其特征在于,还包括所述存储器,其中所述存储器被耦合至所述解码器级。
15.根据权利要求14所述的设备,其特征在于,所述存储器是PCM类型。
设计说明书
相关申请的交叉参考<\/u>
本申请要求2018年3月15日提交的意大利专利申请第102018000003622号的优先权,该申请以参考方式并入本文。
技术领域
本实用新型总体上涉及电子系统和方法,并且在具体实施例中,涉及具有两域电平移位能力的电平移位器电路与存储设备。
背景技术
众所周知,在需要交互在不同电压电平下操作的两个或更多个电路的情况下,电平移位器电路(简称为电平移位器)具有多种应用。
电平移位器用于非易失性存储设备,例如相变存储器(PCM)类型,其中通过利用具有在电阻率相差很大值的相位之间切换的特性的相变材料(例如,“硫族化合物”或“硫族材料”)得到信息的存储。
在这些存储设备中,存在内部电源电压(所谓的逻辑电源电压Vdd,具有低电压值,例如包括在1V和1.35V之间)。为了对存储单元的内容执行读和写(编程或擦除)操作,需要使用更高的操作电压,例如高达4.5V的值。
由于这些存储设备中存在的电压值的不同范围,需要使用电平移位器电路以交互和操作性地耦合低压和高压电路部分。
具体地,通常需要有两个不同的电平移位电压域,即,中压域(电压在接地参考与中等或中间电压电平之间的范围内,例如2.25V)和高压域(电压在中等电压电平和高电压电平之间的范围内,例如4.5V)。
例如,在非易失性存储器应用中,具体在PCM存储器中,行和列解码器要求电压在中压和高压域中移位来用于它们的操作(将如下文所讨论的)。
对于电平移位器,具体针对存储器应用,通常期望的要求是快速电平转换、低功耗和小面积占用。
期望的要求还包括并行地执行中压和高压域中的电平移位操作,最小的延迟在电平转换之间,从而例如避免对应NMOS和PMOS晶体管中的电流交叉传导。另一常见的期望要求是电平移位器在可应用的电源电压值方面提供灵活性。
实用新型内容
一个或多个实施例涉及具有改进的效率的电平移位器电路(具体用于存储设备)以及对应的存储设备(具体为非易失性类型)。
本申请人已意识到,已知的电平移位器解决方案不满足上述要求。
一个或多个实施例涉及用于电平移位器电路的改进解决方案。
本公开提供了一种电平移位器电路,被配置为接收输入信号并基于所述输入信号生成第一输出信号,所述输入信号在第一电压范围内切换,并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换,所述电平移位器电路包括:电源电压节点,被配置为接收电源电压;参考电压节点,被配置为接收参考电压;锁存核心,包括锁存输入端子、锁存输出端子、耦合至所述电源电压节点的电源线以及耦合至所述参考电压节点的参考线;多个电容耦合元件,耦合至所述锁存输入端子和所述锁存输出端子;驱动级,被配置为基于所述输入信号生成多个偏置信号,并且利用所述多个偏置信号来偏置所述多个电容耦合元件;以及去耦级,被配置为通过所述多个电容耦合元件由所述驱动级来驱动,以在所述输入信号的切换期间使所述电源线与所述电源电压节点去耦以及使所述参考线与所述参考电压节点去耦。
在某些实施例中,所述电路进一步被配置为生成在第三电压范围内切换的第二输出信号,所述第三电压范围在所述第一电压范围和所述第二电压范围之间,其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。
在某些实施例中,所述去耦级包括:第一去耦单元,包括耦合在所述电源线和所述电源电压节点之间的第一去耦PMOS晶体管和第二去耦PMOS晶体管,所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子;以及第二去耦单元,包括耦合在所述参考线和所述参考电压节点之间的第一去耦NMOS晶体管和第二去耦NMOS晶体管,所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管具有被配置为通过所述多个电容耦合元件由所述驱动级驱动的控制端子,其中所述驱动级被配置为:生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠正值的第一偏置信号和第二偏置信号,以通过所述多个电容耦合元件驱动所述第一去耦PMOS晶体管和所述第二去耦PMOS晶体管的控制端子,以及生成所述多个偏置信号中的在所述输入信号的切换期间具有重叠负值的第三偏置信号和第四偏置信号,以通过所述多个电容耦合元件驱动所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子。
在某些实施例中,所述驱动级包括:NAND逻辑类型的第一驱动单元,包括被配置为提供所述第一偏置信号和所述第二偏置信号的第一逻辑门和第二逻辑门,其中所述第一偏置信号和所述第二偏置信号具有相反值,除了所述输入信号的切换期间的重叠间隔,在所述重叠间隔期间所述第一偏置信号和所述第二偏置信号具有重叠正值;以及NOR逻辑类型的第二驱动单元,包括被配置为提供所述第三偏置信号和所述第四偏置信号的第一逻辑门和第二逻辑门,其中所述第三偏置信号和所述第四偏置信号具有相反值,除了所述输入信号的切换期间的重叠间隔,在所述重叠间隔期间所述第三偏置信号和所述第四偏置信号具有重叠负值,所述重叠间隔是所述第一驱动单元和所述第二驱动单元的第一逻辑门和第二逻辑门之间的逻辑门传播延迟的函数。
在某些实施例中,所述第一驱动单元的第一逻辑门包括被配置为接收偏置输入信号的第一输入、耦合至所述第一驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第一偏置信号的输出,所述偏置输入信号是所述输入信号的函数;所述第一驱动单元的第二逻辑门包括被配置为接收否定偏置输入信号的第一输入、耦合至所述第一驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第二偏置信号的输出;所述第二驱动单元的第一逻辑门包括被配置为接收所述偏置输入信号的第一输入、耦合至所述第二驱动单元的第二逻辑门的输出的第二输入以及被配置为提供所述第三偏置信号的输出;以及所述第二驱动单元的第二逻辑门包括被配置为接收所述否定偏置输入信号的第一输入、耦合至所述第二驱动单元的第一逻辑门的输出的第二输入以及被配置为提供所述第四偏置信号的输出。
在某些实施例中,所述锁存核心包括:第一锁存单元,具有耦合至所述多个电容耦合元件的第一电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第二电容耦合元件的顶板的锁存输出,其中所述第一锁存单元的锁存输入和锁存输出被耦合至所述去耦PMOS晶体管的控制端子,并且其中所述第一电容耦合元件和所述第二电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第一偏置信号和所述第二偏置信号;以及第二锁存单元,具有耦合至所述多个电容耦合元件的第三电容耦合元件的顶板的锁存输入以及耦合至所述多个电容耦合元件的第四电容耦合元件的顶板的锁存输出,其中所述第二锁存单元的锁存输入和锁存输出被耦合至所述第一去耦NMOS晶体管和所述第二去耦NMOS晶体管的控制端子,并且其中所述第三电容耦合元件和所述第四电容耦合元件的底板被耦合至所述驱动级并且被配置为接收所述第三偏置信号和所述第四偏置信号。
在某些实施例中,还包括:第一输出,被配置为提供用于生成所述第一输出信号的高电平移位输出信号,所述第一输出经由反相级耦合至所述第四电容耦合元件的顶板,所述反相级涉及所述电源电压和所述参考电压;以及第二输出,被配置为提供用于生成所述第二输出信号的中电平移位输出信号,所述中电平移位输出信号在第三电压范围内切换,所述第三电压范围在所述第一电压范围和所述第二电压范围之间,所述第二输出经由反相缓冲器耦合至所述第四电容耦合元件的底板,其中所述第一输出信号和所述第二输出信号具有对应且同时的切换转换。
在某些实施例中,还包括:复位生成级,被配置为在第一复位输出处生成第一电平移位复位信号且在第二复位输出处生成第二电平移位复位信号,以基于输入复位信号和时钟信号初始化所述锁存核心;PMOS类型的第一复位晶体管,耦合在所述电源线和所述锁存输出端子的第一锁存输出端子之间,并且具有被配置为接收所述第一电平移位复位信号的控制端子;以及NMOS类型的第二复位晶体管,耦合在所述参考线和所述锁存输出端子的第二锁存输出端子之间,并且具有被配置为接收所述第二电平移位复位信号的控制端子。
在某些实施例中,所述复位生成级包括:第一生成电路,被配置为生成所述第一电平移位复位信号,所述第一生成电路包括:第一存储电容器,具有被配置为接收所述输入复位信号的底板和经由第一输出缓冲器耦合至所述第一复位输出的顶板,所述第一输出缓冲器具有被配置为接收所述电源电压的第一电源输入和被配置为接收低于所述电源电压的中间电压的第二电源输入,第一刷新单元,被配置为由所述电源电压供电,并且被配置为当所述复位信号处于未激活状态时在所述时钟信号的每个循环处连续地将所述第一存储电容器的顶板的电压刷新为所述电源电压的值,并且在所述复位信号切换为激活状态时停止刷新所述第一存储电容器;以及第二生成电路,被配置为生成所述第二电平移位复位信号,所述第二生成电路包括:第二存储电容器,具有被配置为接收否定输入复位信号的底板和经由第二输出缓冲器耦合至所述第二复位输出的顶板,所述第二输出缓冲器具有被配置为接收所述电源电压的第一电源输入和被配置为接收所述中间电压的第二电源输入,第二刷新单元,被配置为由所述中间电压供电,并且被配置为当所述复位信号处于未激活状态时在所述时钟信号的每个循环处连续地将所述第二存储电容器的顶板的电压刷新为所述中间电压的值,并且在所述复位信号切换为激活状态时停止刷新所述第二存储电容器。
在某些实施例中,所述第一刷新单元包括耦合在所述电源电压节点和所述第一存储电容器的顶板之间的所述PMOS类型的第一刷新晶体管和第二刷新晶体管;所述第二刷新单元包括耦合在所述中间电压和所述第二存储电容器的顶板之间的所述NMOS类型的第三刷新晶体管和第四刷新晶体管;所述第一生成电路还包括:第一升压电容器和第二升压电容器,所述第一升压电容器具有耦合至所述第一刷新晶体管的控制端子的顶板,所述第二升压电容器具有耦合至所述第二刷新晶体管的控制端子的顶板;以及第一升压单元,耦合至所述第一升压电容器和所述第二升压电容器的底板,所述第一升压单元被配置为当所述输入复位信号处于未激活状态时在所述时钟信号的每个循环处利用相反电平的升压信号驱动所述第一升压电容器和所述第二升压电容器的底板,并且在所述输入复位信号切换为激活状态时利用相同电平的升压信号来截止所述第一刷新晶体管和所述第二刷新晶体管;以及所述第二生成电路还包括第三升压电容器和第四升压电容器,所述第三升压电容器具有耦合至所述第三刷新晶体管的控制端子的顶板,所述第四升压电容器具有耦合至所述第四刷新晶体管的控制端子的顶板;以及第二升压单元,耦合至所述第三升压电容器和所述第四升压电容器的底板,所述第二升压单元被配置为当所述输入复位信号处于未激活状态时在所述时钟信号的每个循环处利用相反电平的升压信号驱动所述第三升压电容器和所述第四升压电容器的底板,并且在所述输入复位信号切换为激活状态时利用相同电平的升压信号来截止所述第三刷新晶体管和所述第四刷新晶体管。
在某些实施例中,所述第一升压单元为NAND逻辑类型,并且包括第一逻辑门和第二逻辑门,所述第一逻辑门具有被配置为接收所述时钟信号的第一输入、被配置为接收所述输入复位信号的第二输入、耦合至所述第二逻辑门的输出的第三输入以及被配置为向所述第一升压电容器提供所述升压信号的第一升压信号的输出,所述第二逻辑门包括被配置为接收否定时钟信号的第一输入、被配置为接收所述输入复位信号的第二输入以及耦合至所述第一逻辑门的输出的第三输入,其中所述第二逻辑门的输出被配置为向所述第二升压电容器提供所述升压信号的第二升压信号;以及所述第二升压单元为NOR逻辑类型,并且包括第三逻辑门和第四逻辑门,所述第三逻辑门具有被配置为接收所述时钟信号的第一输入、被配置为接收否定输入复位信号的第二输入、耦合至所述第一逻辑门的输出的第三输入以及被配置为向所述第三升压电容器提供所述升压信号的第三升压信号的输出,所述第四逻辑门包括被配置为接收否定时钟信号的第一输入、被配置为接收所述否定输入复位信号的第二输入以及耦合至所述第三逻辑门的输出的第三输入,其中所述第四逻辑门的输出被配置为向所述第四升压电容器提供所述升压信号的第四升压信号。
此外,还提供了一种存储设备,包括被配置为耦合至存储器的解码器级,所述存储器具有包括在字线和位线中布置的多个存储单元的存储阵列,所述解码器级被配置为根据地址信号选择并偏置所述字线或位线,其中所述解码器级包括多个电平移位器电路,每个电平移位器电路均被配置为接收输入信号并基于所述输入信号生成第一输出信号,所述输入信号在第一电压范围内切换,并且所述第一输出信号在大于所述第一电压范围的第二电压范围内切换,所述电平移位器电路包括:锁存核心,包括锁存输入端子、锁存输出端子、被配置为由电源电压供电的电源线以及被配置为耦合至参考电压的参考线;多个电容耦合元件,耦合至所述锁存输入端子和所述锁存输出端子;驱动级,被配置为基于所述输入信号生成多个偏置信号,并且利用所述多个偏置信号来偏置所述多个电容耦合元件;以及去耦级,被配置为通过所述多个电容耦合元件由所述驱动级来驱动,以在所述输入信号的切换期间使所述电源线与所述电源电压去耦以及使所述参考线与所述参考电压去耦。
在某些实施例中,所述解码器级还包括:多个选择晶体管,被配置为选择所述字线或所述位线用于存储器操作;以及共源共栅晶体管,耦合至所述选择晶体管,其中所述多个电平位移器电路被配置为生成相应控制信号用于所述选择晶体管的控制端子或者生成相应共源共栅电压用于所述共源共栅晶体管的控制端子。
在某些实施例中,还包括所述存储器,其中所述存储器被耦合至所述解码器级。
在某些实施例中,所述存储器是PCM类型。
根据本实用新型,如所附权利要求中定义的,由此提供了电平移位器电路和对应的存储设备。
附图说明
为了更好地理解本实用新型,现仅通过非限制性示例并参考附图来描述其优选实施例,其中:
图1示出了根据本实用新型的一个实施例的电平移位器电路的示意性框图;
图2示出了用于图1的电平移位器电路中的中压电平移位操作的输入级的可能电路配置;
图3示出了图1的电平移位器电路中的高压电平移位器级的详细电路图;
图4A-图4B和图5A-图5B示出了与高压电平移位级的操作相关的电量的曲线图;
图6示出了图1的电平移位器电路中的复位缓冲级的详细电路图;
图7A-图7D示出了与复位缓冲级的操作相关的电量的曲线图;
图8示出了对应地址解码器级中的使用图1的电平移位器电路的存储设备的框图;
图9A是图8的存储设备中的列解码器的一部分的示意图;以及
图9B是图8的存储设备中的行解码器的一部分的示意图。
具体实施方式
首先参考图1,现在描述了整体由1指定的电平移位器电路的一个实施例。
电平移位器电路1包括输入级2,其接收处于低压电平的输入信号LV_IN,即在范围[GND,Vdd]内,其中Vdd是其值例如包括在1V和1.35V之间的逻辑电源电压;并且在输出处提供中电平移位输入电压MLS_IN,其在中压域中,电压在范围[GND,VPL<\/sub>]内,位于接地参考GND和处于中电压的中间电源电压VPL<\/sub>之间,其值大于逻辑电源电压Vdd,例如包括在1.2V和2.25V之间(在用于非易失性存储器的示例性应用中,中间电源电压VPL<\/sub>的值可取决于正在执行的存储操作,即读操作或写操作)。
输入级2实现输入信号LV_IN的中压移位,并且可具有适合于中压移位的任何已知电路配置。例如,图2示出了输入级2的可能电路配置(此处未详细讨论),其实现输入信号LV_IN的中压电平移位以生成对应的中电平移位输入电压MLS_IN。
电平移位器电路1还包括(再次参见图1)高电平移位级4,其具有接收中电平移位输入电压MLS_IN的信号输入以及第一输出。第一输出提供对应的高电平移位输出电压HLS_OUT,其在中间电源电压VPL<\/sub>和高电源电压VPH<\/sub>之间的范围[VPL<\/sub>,VPH<\/sub>]内,高电源电压VPH<\/sub>的值大于中间电源电压VPL<\/sub>。例如,在一些实施例中,高电源电压VPH<\/sub>可包括在1.2V和4.5V之间(在非易失性存储器的示例性应用中,高电源电压VPH<\/sub>的值可取决于正在执行的存储器操作,即读操作或写操作)。因此,高电平移位级4具有:接收中间电源电压VPL<\/sub>的第一电源输入和接收高电源电压VPH<\/sub>的第二电源输入。高电平移位级4还包括接收电平移位接地参考SHIFTED_GND(其电压值高于接地参考GND)的移位接地输入,在本实施例中该电压值等于2.25V。
根据一些实施例的一个方面,高电平移位级4还具有第二输出,其提供范围[GND,VPL<\/sub>]内的对应中电平移位输出电压MLS_OUT,其具有与高电平移位输出电压HLS_OUT对应且基本同时的转换。
此外,高电平移位级4具有:第一复位输入,接收中压域[GND,VPL<\/sub>]中的电平移位输入复位信号LS_RESET;第二复位输入,接收高压域[VPL<\/sub>,VPH<\/sub>]中的第一高电平移位输入复位信号LS_RESET_P;以及第三复位输入,接收也在高压域[VPL<\/sub>,VPH<\/sub>]中的第二高电平移位输入复位信号LS_RESET_N,其相对于第一高电平移位输入复位信号LS_RESET_P具有相反的电平转换。
电平移位器电路1还包括复位生成级6,其具有接收电平移位输入复位信号LS_RESET的输入,并且被配置为执行高电平移位操作,以在第一复位输出处生成第一高电平移位输入复位信号LS_RESET_P以及在第二复位输出处生成第二高电平移位输入复位信号LS_RESET_N。第一高电平移位输入复位信号LS_RESET_P和第二高电平移位输入复位信号LS_RESET_N均具有与电平移位输入复位信号LS_RESET相对应的转换。复位生成级6还具有分别接收中电源电压VPL<\/sub>和高电源电压VPH<\/sub>的相应的第一和第二电源输入。复位生成级6还具有时钟输入,其接收作为定时信号的电平移位时钟信号LS_CK,其也在中压域[GND,VPL<\/sub>]中。
具体地,电平移位输入复位信号LS_RESET由第一中压移位级8a生成,第一中压移位级8a在输入处接收低压输入复位信号LV_RESET。电平移位时钟信号LS_CK由第二中压移位级8b生成,第二中压移位级8b在相应输入处接收低压输入时钟信号LV_CK。第一和第二中压移位级8a、8b可以任何已知方式实现,例如具有与图2所示相对应的电路。
在图1所示的实施例中,电平移位器电路1还包括:第一反相级9a,由高电源电压VPH<\/sub>供电,其接收来自高电平移位级4的高电平移位输出电压HLS_OUT,并且在相同电平移位器电路1的第一输出端处提供第一输出电压HV_OUT,第一输出HV_OUT在高压域[VPL<\/sub>,VPH<\/sub>]中转换(在该示例中,在2.25V和4.5V之间切换)。由中间电源电压VPL<\/sub>供电的第二反相级9b接收来自相同高电平移位级4的中电平移位输出电压MLS_OUT,并且在相同电平移位器电路1的第二输出端处提供第二输出电压MV_OUT,第二输出电压MV_OUT在中压域[GND,VPL<\/sub>]中具有对应且同时的转换(在该示例中,在0V和2.25V之间切换)。
如图示意性所示,例如可将第一输出电压HV_OUT提供给PMOS晶体管的基极端子,该PMOS晶体管具有耦合至高电源电压VPH<\/sub>的传导端子以在ON或OFF状态下切换相同的PMOS晶体管。以相应的方式,例如,可以将第二输出电压MV_OUT提供给NMOS晶体管的基极端子,该NMOS晶体管具有耦合至接地参考GND的传导端子以在ON或OFF状态下切换相同的NMOS晶体管。
参考图3,现在更详细地讨论高电平移位级4的一个实施例。
高电平移位级4包括锁存(或保持)核心10,其被配置为响应于中电平移位输入电压MLS_IN的转换而切换其锁存状态,并且保持锁存状态,直到接收到相同中电平移位输入电压MLS_IN或复位输入的下一次转换为止。
锁存核心10包括第一和第二锁存单元10a、10b,每个锁存单元均包括相应的第一和第二锁存反相器11、12,在相应的锁存输入L_IN和相应的锁存输出L_OUT之间交叉耦合,并且具有分别耦合至顶部电平移位线LS_TOP和底部电平移位线LS_BOT的第一偏置输入和第二偏置输入。
第一和第二反相器11、12中的每个反相器均包括NMOS和PMOS晶体管的相应对(对于第一锁存单元10a来说,表示为MNo-MPo和MN1-MP1,而对于第二锁存单元10b来说,表示为MN4-MP4和MN5-MP5),第一传导端子耦合至底部电平移位线LS_BOT和顶部电平移位线LS_TOP,第二传导端子耦合在一起且耦合至锁存输出L_OUT或锁存输入L_IN,并且栅极端子耦合在一起且耦合至锁存输出L_OUT或锁存输入L_IN。
高电平移位级4还包括用于每个锁存单元10a、10b的电容耦合单元13,包括具有耦合至相应锁存单元10a、10b的锁存输入L_IN的顶板的第一耦合电容器13a以及具有耦合至相应锁存单元10a、10b的锁存输出L_OUT的顶板的第二耦合电容器13b。
此外,高电平移位级4还包括第一和第二去耦单元14、15,第一去耦单元14可用于选择性地使顶部电平移位线LS_TOP与设置为高电源电压VPH<\/sub>的线耦合\/去耦,并且第二去耦单元15可用于选择性地使底部电平移位线LS_BOT与设置为电平移位地面参考SHIFTED_GND的线耦合\/去耦。
具体地,第一去耦单元14包括耦合在顶部电平移位线LS_TOP和处于高电源电压VPH<\/sub>的线之间的第一和第二PMOS去耦晶体管14a、14b,并且具有分别耦合至第一耦合电容器13a的顶板和与第一锁存单元10a耦合的电容耦合单元13的第二耦合电容器13b的顶板的栅极或控制端子,接收相应的偏置信号CP1_TOP、CP2_TOP。
以对应方式,第二去耦单元15包括耦合在底部电平移位线LS_BOT和处于电平移位接地参考SHIFTED_GND的线之间的第一和第二NMOS去耦晶体管15a、15b,并且具有分别耦合至第一耦合电容器13a的顶板和与第二锁存单元10b耦合的电容耦合单元13的第二耦合电容器13b的顶板的栅极或控制端子,接收相应的偏置信号CP3_TOP、CP4_TOP。
高电平移位级4还包括驱动级16,其包括逻辑型的第一和第二驱动单元16a、16b,第一驱动单元16a被配置为利用相应的偏置信号CP1_BOT、CP2_BOT偏置第一锁存单元10a的第一和第二耦合电容器13a、13b的底板;并且第二驱动单元16b被配置为利用相应的偏置信号CP3_BOT、CP3_BOT驱动第二锁存单元10b的第一和第二耦合电容器13a、13b的底板。
根据本解决方案的一个特定方面,第一和第二驱动单元16a、16b被配置为生成相应的偏置信号CP1_BOT、CP2_BOT和CP3_BOT、CP4_BOT,它们在切换中电平移位输入电压MLS_IN期间具有重叠值(即,响应于输入信号LV_IN的值的移位)。
具体地,第一驱动单元16a是NAND逻辑类型,并且被配置为在切换中电平移位输入电压MLS_IN期间生成具有正重叠值的相应偏置信号CP1_BOT、CP2_BOT,从而驱动(也将在下文详细说明)第一去耦单元14的第一和第二PMOS去耦晶体管14a、14b的栅极端子均处于高值(对应于高电源电压VPH<\/sub>),由此在中电平移位输入电压MLS_IN的切换期间截止相同的PMOS去耦晶体管14a、14b,并使顶部电平移位线LS_TOP与处于高电源电压VPH<\/sub>的线去耦。
以对应方式,第二驱动单元16b为NOR逻辑类型,并且被配置为在中电平移位输入电压MLS_IN的切换期间生成具有负重叠值的相应偏置信号CP3_BOT、CP4_BOT,从而驱动(同样也将在下文详细说明)第二去耦单元15的第一和第二NMOS去耦晶体管15a、15b的栅极端子均处于低值(对应于电平移位接地参考SHIFTED_GND),由此在中电平移位输入电压MLS_IN的切换期间截止相同的NMOS去耦晶体管15a、15b,并使底部电平移位线LS_BOT与处于电平偏移接地参考SHIFTED_GND的线去耦。
第一和第二驱动单元16a、16b均接收在AND逻辑门18的输出处生成的公共偏置(或极化)输入P_IN,其中AND逻辑门18在其输入处接收中电平移位输入电压MLS_IN和电平移位输入复位信号LS_RESET。
更详细地,第一驱动单元16a包括第一和第二NAND逻辑门16a'、16a\
设计图
相关信息详情
申请码:申请号:CN201920289758.X
申请日:2019-03-07
公开号:公开日:国家:IT
国家/省市:IT(意大利)
授权编号:CN209488552U
授权时间:20191011
主分类号:H03K 19/0185
专利分类号:H03K19/0185;H03K19/20;G11C16/06;G11C16/20
范畴分类:38J;
申请人:意法半导体股份有限公司
第一申请人:意法半导体股份有限公司
申请人地址:意大利阿格拉布里安扎
发明人:A·康特;L·M·马里诺;M·F·佩罗尼;S·波利兹
第一发明人:A·康特
当前权利人:意法半导体股份有限公司
代理人:王茂华;张昊
代理机构:11256
代理机构编号:北京市金杜律师事务所
优先权:IT102018000003622
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