导读:本文包含了乘累加器论文开题报告文献综述、选题提纲参考文献，主要关键词:浮点,累加器,微处理器,数据处理,体系结构,高性能,系数。
乘累加器论文文献综述写法
张琳,田现忠,赵兴文,颜广,葛兆斌[1]（2016）在《一种并行结构有符号乘累加器的设计》一文中研究指出本文采用补码分布式算法,简化了有符号数、无符号数以及混合符号数的乘加减运算,通过改进累加器树结构、全加器逻辑电路,设计了一种新型乘累加器结构。通过Altera公司的EP1C3T144C8实现了该乘累加器6个9位有符号操作数的乘累加运算的功能和时序仿真,结果证明了该算法的有效性。该设计解决了常规DA分布式算法系数不能更新和占用大量RAM资源的缺点,可以应用到数字滤波器设计中,也可以作为快速的运算单元应用到DSP数字信号处理器中。(本文来源于《山东科学》期刊2016年02期）
李世平,陈铠[2]（2016）在《基于FPGA的全流水浮点乘累加器的设计及实现》一文中研究指出为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。(本文来源于《电子技术与软件工程》期刊2016年02期）
邹翠,谢憬,谢鑫君[3]（2014）在《基于高性能浮点乘累加器的浮点协处理器设计》一文中研究指出复杂运算中经常需要处理取值范围大、精度高的浮点型数据,一般的低端嵌入式内核中没有浮点硬件单元,采用软件模拟浮点运算往往不能满足实时性要求。现研究基于高性能浮点乘累加的通用浮点协处理器设计与实现,重点研究提升浮点运算能力、减少硬件开销等关键技术。实验结果显示向量浮点协处理器运算周期减少40%以上。(本文来源于《信息技术》期刊2014年07期）
黄丹连[4]（2011）在《高吞吐率单双精度可配置浮点乘累加器的设计与实现》一文中研究指出叁维图像和信号处理等多媒体应用的到来对于浮点单元的性能要求越来越高,而在浮点运算中,加法和乘法占了绝大部分,所以设计一个高性能的将加法和乘法融为一体的浮点乘累加器就显得非常的必要。而且单精度和双精度的浮点乘累加器的实现结构类似,有很多功能单元可以复用,为了提高硬件资源的利用率,本文以设计与实现一个高吞吐率的单双精度可配置的浮点乘累加器为研究内容。本文采用8级流水线结构以达到高吞吐率的研究目标,单周期完成一次累加操作,每周期可完成一个双精度或两个并行的单精度浮点操作。为了最大限度的提高乘累加器的吞吐率,本文采用一系列的优化算法,包括改进的Booth编码(部分积产生)、华莱士树(部分积压缩)、指数自对齐(以便将累加循环操作中的部分指数对齐操作移到循环之外)、进位保留形式输出累加循环结果,以及溢出预测、前导零预测、sparse-tree等,并且将标准化操作移到了累加循环之外,从而只有在累加循环结束之后才进行标准化操作。对于只有双精度浮点乘累加运算才需要的流水线级采用门控时钟控制,这样既可提高单精度浮点乘累加运算的吞吐率,又可减少不必要的功耗。最终在SMIC 65nm CMOS标准工艺下,七层金属,1.08V、125℃的环境中,物理设计的结果显示,该乘累加器的工作频率可达到500 MHz,吞吐率为2 GFlops。(本文来源于《上海交通大学》期刊2011-12-28）
张晓飞[5]（2011）在《基于硬件乘累加器的数字信号处理单元的设计与验证》一文中研究指出数字信号处理是一种将现实中的真实信号转换为计算机可以处理的信息并且进行处理的过程。比如人们说话的声音,这就是一个连续信号,除此之外。现实生活中还有很多此类信号,比如光信号、压力信号以及温度等等,而数字信号处理器(DSP)就是基于此发展出来的,经过这些年的逐渐发展,DSP的工作频率逐渐提高,处理能力不断加强,3G时代的到来更是推动了DSP处理能力的进一步提高。而未来软件无线电技术的发展,将对DSP的性能能力提出更高的要求。目前的FPGA发展迅猛,并且在一些以前未曾占领的领域也发挥了越来越重要的作用,所以对于FPGA的性能和能力提出了更高的要求,很多高级的FPGA内部已经集成了硬件DSP的IP,用于处理需要处理的数字信号运算。本设计就是基于FPGA的内部硬件DSP IP,可以方便用户调用此DSP完成必要的功能。本文将对此DSP的设计做详细的介绍。在该硬件DSP中,采用了多级的流水线,内部采用高速的乘累加结构,其中包括两个改进型BOOTH乘法器。在对设计的验证方面,采用的是分层次验证的策略,分别采用Modelsim进行仿真并且运用Altera的FPGA开发板进行了验证,最后采用synopsys公司的DC综合软件进行了综合,并且采用Astro进行了自动地布局布线。(本文来源于《电子科技大学》期刊2011-04-01）
张晓潇,陈杰,韩亮,林川[6]（2006）在《一种旨在优化速度的多功能乘累加器设计》一文中研究指出介绍了一种40±16×16位高速乘累加/减器的设计。该乘累加/减单元支持有符号数、无符号数及混合符号数的乘法、乘累加/减运算,并支持多种舍入的乘法、乘累加/减运算。该单元采用了改进的Booth算法和Wallace树结构,简化了部分积的产生,及部分积符号的扩展;优化了Wallace树的连接结构,及后续多个操作数的处理次序,从而显着地提高了乘累加/减器的速度。该设计综合考虑了高性能通用DSP对乘累加/减器的要求,作为某高速高性能定点DSP的一部分,已经实现了RTL电路设计、功能仿真、和PC综合,并准备流片且进行FPGA系统开发板的芯片验证。(本文来源于《科学技术与工程》期刊2006年13期）
单睿[7]（2003）在《一种基于SIMD结构的可重组乘累加器设计》一文中研究指出超高速乘法器是高性能通用微处理器和媒体处理器的重要部件。本文提出一种基于SIMD(Single Lnstrnction multiple Data)高性能并行处理器体系结构的可重组乘累加器及其修正算法,用于音频、视频和网络通信等多媒体数据处理,克服了传统的定长数据处理在多媒体应用方面所固有的局限性,满足了下一代高性能计算的要求。(本文来源于《微计算机应用》期刊2003年03期）
李双虎,夏海宁[8]（1984）在《用TRW16×16乘累加器改善8086μp的数据处理功能》一文中研究指出一、引言随着计算机的发展,在DSP领域内如何利用微处理机进行大量数据处理,已成为目前一个很活跃的、有前途的研究课题。 DSP有多种算法,但都需大量的乘、加运算。一般来说,乘法时间长于加法。SDK—86单板机一次带符号的存贮器数的乘法至少需160个时钟周期(SDK—86钟频约5兆)。一个二阶滤波器需5次乘、4次加,当输入取样为6.4K,用SDK—86是无法实时(本文来源于《通信技术》期刊1984年01期）
乘累加器论文开题报告范文
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
乘累加器论文参考文献
[1].张琳,田现忠,赵兴文,颜广,葛兆斌.一种并行结构有符号乘累加器的设计[J].山东科学.2016
[2].李世平,陈铠.基于FPGA的全流水浮点乘累加器的设计及实现[J].电子技术与软件工程.2016
[3].邹翠,谢憬,谢鑫君.基于高性能浮点乘累加器的浮点协处理器设计[J].信息技术.2014
[4].黄丹连.高吞吐率单双精度可配置浮点乘累加器的设计与实现[D].上海交通大学.2011
[5].张晓飞.基于硬件乘累加器的数字信号处理单元的设计与验证[D].电子科技大学.2011
[6].张晓潇,陈杰,韩亮,林川.一种旨在优化速度的多功能乘累加器设计[J].科学技术与工程.2006
[7].单睿.一种基于SIMD结构的可重组乘累加器设计[J].微计算机应用.2003
[8].李双虎,夏海宁.用TRW16×16乘累加器改善8086μp的数据处理功能[J].通信技术.1984