全文摘要
本实用新型公开了一种带隙基准源电路，包括：包括：中间电压生成电路、电流镜电路、正反馈回路和负反馈回路和启动电路；其中晶体管M12、M13、M18构成了中间电压生成电路，用于产生一个相对独立于电源电压VDD的中间电压VREG，该带隙基准源电路不仅在低频段具有较高的电源抑制比，在中频段以及高频段同样具有较高的电源抑制比。
主设计要求
1.一种带隙基准源电路，其特征在于，包括：中间电压生成电路、电流镜电路、正反馈回路、负反馈回路和启动电路；所述中间电压生成电路包括晶体管M12、晶体管M13和晶体管M18；所述电流镜电路包括晶体管M1和晶体管M2，所述正反馈回路包括所述电流镜电路和晶体管M4；所述负反馈回路包括晶体管M4、晶体管M5、晶体管M8、所述晶体管M9和所述晶体管M1；所述启动电路包括晶体管M11、晶体管M15、晶体管M16、晶体管M17和晶体管M14；其中，所述晶体管M12、所述晶体管M13和所述晶体管M18依次连接，所述晶体管M1、所述晶体管M2和所述晶体管M4依次连接，所述晶体管M4依次与所述晶体管M5、所述晶体管M8、所述晶体管M9和所述晶体管M1连接，所述晶体管M11、所述晶体管M15、晶体管M16、所述晶体管M17和所述晶体管M14所述依次连接，所述晶体管M13和所述晶体管M11相连，所述晶体管M2和所述晶体管M9相连。
设计方案
1.一种带隙基准源电路，其特征在于，包括：中间电压生成电路、电流镜电路、正反馈回路、负反馈回路和启动电路；
所述中间电压生成电路包括晶体管M12、晶体管M13和晶体管M18；
所述电流镜电路包括晶体管M1和晶体管M2，所述正反馈回路包括所述电流镜电路和晶体管M4；
所述负反馈回路包括晶体管M4、晶体管M5、晶体管M8、所述晶体管M9和所述晶体管M1；
所述启动电路包括晶体管M11、晶体管M15、晶体管M16、晶体管M17和晶体管M14；
其中，所述晶体管M12、所述晶体管M13和所述晶体管M18依次连接，所述晶体管M1、所述晶体管M2和所述晶体管M4依次连接，所述晶体管M4依次与所述晶体管M5、所述晶体管M8、所述晶体管M9和所述晶体管M1连接，所述晶体管M11、所述晶体管M15、晶体管M16、所述晶体管M17和所述晶体管M14所述依次连接，所述晶体管M13和所述晶体管M11相连，所述晶体管M2和所述晶体管M9相连。
2.根据权利要求1所述的一种带隙基准源电路，其特征在于，在所述中间电压生成电路中，所述晶体管M12的源极与所述晶体管M13的源极相连，所述晶体管M12的栅极连接所述晶体管M13的栅极和漏极；所述晶体管M13的漏极还连接所述晶体管M18的漏极。
3.根据权利要求1所述的一种带隙基准源电路，其特征在于，在所述电流镜电路中，所述晶体管M1和所述晶体管M2的栅极相连，所述晶体管M1的栅极和漏极相连。
4.根据权利要求3所述的一种带隙基准源电路，其特征在于，在所述正反馈回路中，所述晶体管M1的漏极与所述晶体管M4的漏极相连，所述晶体管M4的栅极与所述晶体管M2的漏极相连。
5.根据权利要求1所述的一种带隙基准源电路，其特征在于，在所述负反馈回路中，所述晶体管M4的源极与所述晶体管M5的源极相连，所述晶体管M5的栅极与所述晶体管M8的栅极相连，所述晶体管M8的栅极与漏极相连，所述晶体管M8的漏极与所述晶体管M9的漏极相连，所述晶体管M9的栅极与所述晶体管M1的栅极相连，所述晶体管M4的栅极与所述晶体管M5的漏极相连，所述晶体管M4的漏极连接所述晶体管M8的栅极。
6.根据权利要求1所述的一种带隙基准源电路，其特征在于，在所述启动电路中，所述晶体管M11的栅极连接所述晶体管M15的栅极和漏极，所述晶体管M15的漏极与所述晶体管M16的漏极相连，所述晶体管M16的栅极连接所述晶体管M14的漏极和所述晶体管M17的漏极，所述晶体管M16的源极与所述晶体管M17的源极相连，所述晶体管M17的栅极与所述晶体管M14的栅极相连，所述晶体管M14的源极与所述晶体管M11的源极相连。
7.根据权利要求1所述的一种带隙基准源电路，其特征在于，还包括三极管、电阻、晶体管M6、晶体管M3和晶体管M10；
所述三极管包括三极管Q1、三极管Q2、三极管Q3、三极管Q4和三极管Q5，所述电阻包括电阻R1和电阻R2；
所述三极管Q1与所述三极管Q2之间的发射极相连，所述三极管Q2的发射极与所述电阻R1的一端相连，另一端与所述晶体管M2的源极相连，所述三极管Q1的发射极与所述晶体管M1的源极相连；
所述三极管Q3、所述三极管Q4和所述三极管Q5的发射极分别与所述晶体管M3的源极、晶体管M9的源极和晶体管M10的漏极相连，所述晶体管M10的漏极与所述三极管Q5的发射极之间串联电阻R2；
所述晶体管M12的漏极分别连接所述晶体管M4、所述晶体管M5、所述晶体管M6、所述晶体管M3、所述晶体管M8和所述晶体管M10的源极；
所述晶体管M4的栅极还分别连接所述晶体管M6、所述晶体管M10和所述晶体管M3的栅极；
所述晶体管M6的漏极连接所述晶体管M2的源极；
所述晶体管M3的源极和所述晶体管M18的源极均连接所述三极管Q3的发射极；
所述晶体管M10的漏极连接所述晶体管M14的栅极。
8.根据权利要求7所述的一种带隙基准源电路，其特征在于，所述晶体管M4的漏极分别连接所述晶体管M11的漏极以及所述晶体管M2、所述晶体管M9和所述晶体管M18的栅极相连；
所述晶体管M12、所述晶体管M13、所述晶体管M11、所述晶体管M14和所述晶体管M15的源极均连接电源电压，所述三极管Q1、所述三极管Q2、所述三极管Q3、所述三极管Q4和所述三极管Q5的基极和集电极均接地。
9.根据权利要求1-8中任意一项所述的一种带隙基准源电路，其特征在于，其中所述晶体管M4、所述晶体管M5、所述晶体管M6、所述晶体管M8、所述晶体管M10、所述晶体管M12、所述晶体管M13、所述晶体管M11、所述晶体管M15和所述晶体管M14为PMOS晶体管；所述晶体管M1、所述晶体管M2、所述晶体管M3、所述晶体管M9、所述晶体管M18、所述晶体管M16和所述晶体管M17为NMOS晶体管。
10.根据权利要求7所述的一种带隙基准源电路，其特征在于，所述三极管Q1、所述三极管Q2、所述三极管Q3、所述三极管Q4和所述三极管Q5的发射极面积比为1:8:1:1:1。
设计说明书
技术领域
本实用新型涉及集成电路技术领域，更具体的说是涉及一种带隙基准源电路。
背景技术
带隙基准源是将电源电压转换成与温度和电源电压近似无关的基准电压，其作用主要在于向电路中的其他模块提供稳定的偏置和参考电压。基准电压的稳定性直接关系到电流的工作状态。传统的带隙基准源电路是利用工作在不同电流密度下的两个三极管，它们的基极-发射极电压差与绝对温度成正比，而三极管基极-发射极电源与绝对温度成反比，利用将具有正温度系数的电压和负温度系数的电压以合适的权重相加，就得到了与温度无关的输出电压。
其中衡量带隙基准源电路的主要参数之一便是电源抑制比(PSRR)，它反映了当电源有噪声而发生波动时，基准输出量受电源波动的影响。现有技术中，传统的带隙基准源结构的低频、中频和高频PSRR往往无法同时保证高电源抑制比；这给应用带来了很大的不便。
因此，如何设计一种高电源抑制比带隙基准源电路是本领域技术人员亟需解决的问题。
实用新型内容
有鉴于此，本实用新型提供了一种带隙基准源电路，目的在于解决了现有技术中的带隙基准源电路无法保证各个频段内均具有高电源抑制比的问题。
为了实现上述目的，本实用新型采用如下技术方案：
一种带隙基准源电路，包括：中间电压生成电路、电流镜电路、正反馈回路和负反馈回路和启动电路；
所述这中间电压生成电路包括晶体管M12、晶体管M13和晶体管M18；
所述电流镜电路包括晶体管M1和晶体管M2，所述正反馈回路包括所述电流镜电路和晶体管M4；
所述负反馈回路包括晶体管M4、晶体管M5、晶体管M8、所述晶体管M9和所述晶体管M1；
所述启动电路包括晶体管M11、晶体管M15、晶体管M16、晶体管M17和晶体管M14；
其中，所述晶体管M12、所述晶体管M13和所述晶体管M18依次连接，所述晶体管M1、所述晶体管M2和所述晶体管M4依次连接，所述晶体管M4依次与所述晶体管M5、所述晶体管M8、所述晶体管M9和所述晶体管M1连接，所述晶体管M11、所述晶体管M15、晶体管M16、所述晶体管M17和所述晶体管M14所述依次连接，所述所述晶体管M13和所述晶体管M11相连，所述晶体管M2和所述晶体管M9相连。
优选的，在所述中间电压生成电路中，所述晶体管M12的源极与所述晶体管M13的源极相连，所述晶体管M12的栅极连接所述晶体管M13的栅极和漏极；所述晶体管M13的漏极还连接所述晶体管M18的漏极。
优选的，在所述电流镜电路中，所述晶体管M1和所述晶体管M2的栅极相连，所述晶体管M1的栅极和漏极相连。
优选的，在所述正反馈回路中，所述晶体管M1的漏极与所述晶体管M4的漏极相连，所述晶体管M4的栅极与所述所述晶体管M2的漏极相连。
优选的，在所述负反馈回路中，所述晶体管M4的源极与所述晶体管M5的源极相连，所述晶体管M5的栅极与所述晶体管M8的栅极相连，所述晶体管M8的栅极与漏极相连，所述晶体管M8的漏极与所述晶体管M9的漏极相连，所述晶体管M9的栅极与所述晶体管M1的栅极相连，所述晶体管M4的栅极与所述晶体管M5的漏极相连，所述晶体管M4的漏极连接所述晶体管M8的栅极。
优选的，在所述启动电路中，所述晶体管M11的栅极连接所述晶体管M15的栅极和漏极，所述晶体管M15的漏极与所述晶体管M16的漏极相连，所述晶体管M16的栅极连接所述晶体管M14的漏极和所述晶体管M17的漏极，所述晶体管M16的源极与所述晶体管M17的源极相连，所述晶体管M17的栅极与所述晶体管M14的栅极相连，所述晶体管M14的源极与所述晶体管M11的源极相连。
优选的，还包括三极管、电阻、晶体管M6、晶体管M3和晶体管M10；
所述三极管包括三极管Q1、三极管Q2、三极管Q3、三极管Q4和三极管Q5，所述电阻包括电阻R1和电阻R2；
所述三极管Q1与所述三极管Q2之间的发射极相连，所述三极管Q2的发射极与所述电阻R1的一端相连，另一端与所述晶体管M2的源极相连，所述三极管Q1的发射极与所述晶体管M1的源极相连；
所述三极管Q3、所述三极管Q4和所述三极管Q5的发射极分别与所述晶体管M3的源极、晶体管M9的源极和晶体管M10的漏极相连，所述晶体管M10的漏极与所述三极管Q5的发射极之间串联电阻R2；
所述晶体管M12的漏极分别连接所述晶体管M4、所述晶体管M5、所述晶体管M6、所述晶体管M3、所述晶体管M8和所述晶体管M10的源极；
所述晶体管M4的栅极还分别连接所述晶体管M6、所述晶体管M10和所述晶体管M3的栅极；
所述晶体管M6的漏极连接所述晶体管M2的源极；
所述晶体管M3的源极和所述晶体管M18的源极均连接所述三极管Q3的发射极；
所述晶体管M10的漏极连接所述晶体管M14的栅极；
优选的，所述晶体管M4的漏极分别连接所述晶体管M11的漏极以及所述晶体管M2、所述晶体管M9和所述晶体管M18的栅极相连；
所述晶体管M12、所述晶体管M13、所述晶体管M11、所述晶体管M14和所述晶体管M15的源极均连接电源电压，所述三极管Q1、所述三极管Q2、所述三极管Q3、所述三极管Q4和所述三极管Q5的基极和集电极均接地。
优选的，其中所述晶体管M4、所述晶体管M5、所述晶体管M6、所述晶体管M8、所述晶体管M10、所述晶体管M12、所述晶体管M13、所述晶体管M11、所述晶体管M15和所述晶体管M14为PMOS晶体管；所述晶体管M1、所述晶体管M2、所述晶体管M3、所述晶体管M9、所述晶体管M18、所述晶体管M16和所述晶体管M17为NMOS晶体管。
优选的，所述三极管Q1、所述三极管Q2、所述三极管Q3、所述三极管Q4和所述三极管Q5的发射极面积比为1:8:1:1:1。
经由上述的技术方案可知，与现有技术相比，本实用新型公开提供了一种带隙基准源电路，本实用新型无需运算放大电路，不仅在低频段具有较高的电源抑制比，在中频段以及高频段同样具有较高的电源抑制比。
附图说明
为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1附图为本实用新型提供的电路结构示意图。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型实施例公开了一种带隙基准源电路，如图1所示，包括：晶体管M1、M2、M3、M4、M5、M6、M8、M9、M10、M11、M12、M13、M14、M15、M16、M17、M18，电阻R1、R2，三极管Q1、Q2、Q3、Q4、Q5；其中，晶体管M12、M13、M11、M15、M14的源极连接电源电压VDD，晶体管M12的栅极连接晶体管M13的栅极、漏极；晶体管M12的漏极连接晶体管M4、M5、M6、M3、M8、M10的源极，晶体管M4的栅极连接晶体管M5的漏极以及晶体管M6、M10、M3的栅极，晶体管M4的漏极连接晶体管M1的漏极和栅极、以及晶体管M2、M9、M8的栅极；晶体管M1的源极连接三极管Q1的发射极，三极管Q1、Q2、Q3、Q4、Q5的基极、集电极接地；晶体管M5的漏极连接晶体管M2的漏极，晶体管M2的源极通过电阻R1连接三极管Q2的发射极；晶体管M6的漏极连接晶体管M2的源极；晶体管M3的源极连接三极管Q3的发射极以及晶体管M18的源极；晶体管M5的栅极连接晶体管M8的栅极以及漏极，晶体管M8的漏极连接晶体管M9的漏极，晶体管M9的源极连接三极管Q4的发射极；晶体管M10的漏极连接晶体管M14、M17的栅极以及电阻R2的一端，并作为带隙基准源电路的输出端VBG；电阻R2的另一端连接三极管Q5的发射极；晶体管M13的漏极连接晶体管M18的漏极；晶体管M11的栅极连接晶体管M15的栅极和漏极，晶体管M11的漏极连接晶体管M4的漏极，晶体管M15的漏极连接晶体管M16的漏极，晶体管M16的栅极连接晶体管M14的漏极以及晶体管M17的漏极，晶体管M16、M17的源极接地。
其中晶体管M12、M13、M18构成了中间电压生成电路，用于产生一个相对独立于电源电压VDD的中间电压VREG
其中晶体管M4、M5、M6、M8、M10、M12、M13、M11、M15、M14为PMOS晶体管；晶体管M1、M2、M3、M9、M18、M16、M17为NMOS晶体管。
其中晶体管M1、M2构成电流镜电路，三极管Q1、Q2、Q3、Q4、Q5的发射极面积比为1:8:1:1:1。
其中晶体管M1、M2、M4构成正反馈回路，晶体管M9、M8、M5、M4、M1构成负反馈回路，从而确保节点A处的电压和节点B处的电压相同。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
设计图
相关信息详情
申请码:申请号:CN201920035153.8
申请日:2019-01-09
公开号:公开日:国家:CN
国家/省市:31(上海)
授权编号:CN209388206U
授权时间:20190913
主分类号:G05F 1/56
专利分类号:G05F1/56
范畴分类:38C;
申请人:上海奥令科电子科技有限公司
第一申请人:上海奥令科电子科技有限公司
申请人地址:200000 上海市浦东新区自由贸易试验区郭守敬路351号2号楼A659-10室
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