新型高速脉冲信号处理电路论文和设计-洪晓峰

全文摘要

本实用新型公开了一种新型高速脉冲信号处理电路，包括电源模块、处理器模块、非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块；电源模块供电；非易失性存储器模块存储系统程序和调试参数；高速AD转换模块将外部模拟信号转换为数字信息并上传；DA转换模块将输出的数字信号转换为模拟信号；通信模块通信；存储模块存储工作参数；时钟模块提供时钟信号；处理器模块控制处理电路工作。本实用新型提供的这种新型高速脉冲信号处理电路，通过功能强大的处理器模块，以及周边辅助电路的设计，能够实现高速脉冲信号的快速处理，而且本实用新型电路的器件相对较少，因此可靠性高且成本低廉。

主设计要求

1.一种新型高速脉冲信号处理电路，其特征在于包括电源模块、处理器模块、非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块；非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块均与处理器模块连接；电源模块给所述处理电路供电；非易失性存储器模块用于存储系统程序和调试参数；高速AD转换模块用于将外部输入的高速脉冲信号转换为数字信号并输出给处理器模块做计算处理；DA转换模块用于将处理器输出的数字信号转换为模拟信号；通信模块用于所述处理电路与外部进行通信；存储模块用于存储所述处理电路的工作参数；时钟模块用于给所述处理器模块提供时钟信号；处理器模块用于控制所述处理电路工作。

设计方案

2.根据权利要求1所述的新型高速脉冲信号处理电路，其特征在于所述的电源模块包括6V\/3.3V电源子电路、6V\/1.8V电源子电路、6V\/1.5V电源子电路和6V\/1.0V电源子电路；外部输入的6V供电电源，通过6V\/3.3V电源子电路转换为3.3V电源并供电；外部输入的6V供电电源，通过6V\/1.8V电源子电路转换为1.8V电源并供电；外部输入的6V供电电源，通过6V\/1.5V电源子电路转换为1.5V电源并供电；外部输入的6V供电电源，通过6V\/1.0V电源子电路转换为1.0V电源并供电。

3.根据权利要求1所述的新型高速脉冲信号处理电路，其特征在于所述的处理器模块为由型号为XC7Z020-2CLG400I的处理器模组构成的模块。

4.根据权利要求1～3之一所述的新型高速脉冲信号处理电路，其特征在于所述的非易失性存储器模块为由型号为W25Q256FVEIG的flash芯片构成的模块。

5.根据权利要求1～3之一所述的新型高速脉冲信号处理电路，其特征在于所述的高速AD转换模块为由型号为ADS58C48IPFP的高速ADC芯片构成的模块。

6.根据权利要求1～3之一所述的新型高速脉冲信号处理电路，其特征在于所述的DA转换模块为由型号为DAC8311DCKT的DA转换芯片构成的模块。

7.根据权利要求1～3之一所述的新型高速脉冲信号处理电路，其特征在于所述的通信模块为由型号为MAX3490EESA的RS422通信芯片构成的模块。

8.根据权利要求1～3之一所述的新型高速脉冲信号处理电路，其特征在于所述的存储模块为由型号为24LC04BT-I\/OT的EEPROM芯片构成的模块。

9.根据权利要求1～3之一所述的新型高速脉冲信号处理电路，其特征在于所述的时钟模块为由型号为DS1302SN+的时钟芯片构成的模块。

设计说明书

技术领域

本实用新型具体涉及一种新型高速脉冲信号处理电路。

背景技术

随着经济技术的发展，人们对于时效性的要求越来越高。因此，对于高速信号的处理，要求也越来越高。

但是，目前对于高速脉冲信号处理的电路，往往体积较大，不利于集中布置和小型化设备；而且采用的器件众多，可靠性相对降低；而且大量器件的电路和体积较大，也是的现有的高速脉冲信号处理电路的成本较高。

发明内容

本实用新型的目的在于提供一种可靠性高、成本低廉且器件较少的新型高速脉冲信号处理电路。

本实用新型提供的这种新型高速脉冲信号处理电路，包括电源模块、处理器模块、非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块；非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块均与处理器模块连接；电源模块给所述处理电路供电；非易失性存储器模块用于存储系统程序和调试参数；高速AD转换模块用于将外部输入的高速脉冲信号转换为数字信号并输出给处理器模块做计算处理；DA转换模块用于将处理器输出的数字信号转换为模拟信号；通信模块用于所述处理电路与外部进行通信；存储模块用于存储所述处理电路的工作参数；时钟模块用于给所述处理器模块提供时钟信号；处理器模块用于控制所述处理电路工作。

所述的电源模块包括6V\/3.3V电源子电路、6V\/1.8V电源子电路、6V\/1.5V电源子电路和6V\/1.0V电源子电路；外部输入的6V供电电源，通过6V\/3.3V电源子电路转换为3.3V电源并供电；外部输入的6V供电电源，通过6V\/1.8V电源子电路转换为1.8V电源并供电；外部输入的6V供电电源，通过6V\/1.5V电源子电路转换为1.5V电源并供电；外部输入的6V供电电源，通过6V\/1.0V电源子电路转换为1.0V电源并供电。

所述的处理器模块为由型号为XC7Z020-2CLG400I的处理器模组构成的模块。

所述的非易失性存储器模块为由型号为W25Q256FVEIG的flash芯片构成的模块。

所述的高速AD转换模块为由型号为ADS58C48IPFP的高速ADC芯片构成的模块。

所述的DA转换模块为由型号为DAC8311DCKT的DA转换芯片构成的模块。

所述的通信模块为由型号为MAX3490EESA的RS422通信芯片构成的模块。

所述的存储模块为由型号为24LC04BT-I\/OT的EEPROM芯片构成的模块。

所述的时钟模块为由型号为DS1302SN+的时钟芯片构成的模块。

本实用新型提供的这种新型高速脉冲信号处理电路，通过功能强大的处理器模块，以及周边辅助电路的设计，能够实现高速脉冲信号的快速处理，而且本实用新型电路的器件相对较少，因此可靠性高且成本低廉。

附图说明

图1为本实用新型的功能模块图。

图2为本实用新型的电源模块的电路原理示意图。

图3为本实用新型的非易失性存储器模块的电路原理示意图。

图4为本实用新型的高速AD转换模块的电路原理示意图。

图5为本实用新型的DA转换模块的电路原理示意图。

图6为本实用新型的通信模块的电路原理示意图。

图7为本实用新型的存储模块的电路原理示意图。

图8为本实用新型的时钟模块的电路原理示意图。

图9为本实用新型的处理器模块的第一电路原理示意图。

图10为本实用新型的处理器模块的第二电路原理示意图。

图11为本实用新型的处理器模块的第三电路原理示意图。

图12为本实用新型的处理器模块的第四电路原理示意图。

图13为本实用新型的处理器模块的第五电路原理示意图。

图14为本实用新型的处理器模块的第六电路原理示意图。

图15为本实用新型的处理器模块的第七电路原理示意图。

图16为本实用新型的处理器模块的第八电路原理示意图。

图17为本实用新型的处理器模块的第九电路原理示意图。

具体实施方式

如图1所示为本实用新型的功能模块图：本实用新型提供的这种新型高速脉冲信号处理电路，包括电源模块、处理器模块、非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块；非易失性存储器模块、高速AD转换模块、DA转换模块、通信模块、存储模块和时钟模块均与处理器模块连接；电源模块给所述处理电路供电；非易失性存储器模块用于存储系统程序和调试参数；高速AD转换模块用于将外部输入的高速脉冲信号转换为数字信号并输出给处理器模块做计算处理；DA转换模块用于将处理器输出的数字信号转换为模拟信号；通信模块用于所述处理电路与外部进行通信；存储模块用于存储所述处理电路的工作参数；时钟模块用于给所述处理器模块提供时钟信号；处理器模块用于控制所述处理电路工作。

如图2所示为本实用新型的电源模块的电路原理示意图：电源模块包括6V\/3.3V电源子电路、6V\/1.8V电源子电路、6V\/1.5V电源子电路和6V\/1.0V电源子电路；外部输入的6V供电电源，通过6V\/3.3V电源子电路转换为3.3V电源并供电；外部输入的6V供电电源，通过6V\/1.8V电源子电路转换为1.8V电源并供电；外部输入的6V供电电源，通过6V\/1.5V电源子电路转换为1.5V电源并供电；外部输入的6V供电电源，通过6V\/1.0V电源子电路转换为1.0V电源并供电。

图中的右上部分电路为电源输入滤波电路；外部输入的6V电源VCC6V_IN信号通过电容C600、C601和C633接地滤波后，再通过电感L26滤波后输出6V电源VCC6V；同时该电源VCC6V通过电容C516～C518接地滤波。

图中左上部分电路为6V\/1.0V电源子电路：6V电源VCC6V通过电容C619和C620滤波后，输入到电源芯片U16(型号为TPS82130SIL)的2脚；芯片的1脚通过上拉电阻R435连接电源信号并上拉至高电平；芯片的3脚直接接地，芯片的8脚通过电容C618接地；芯片的7脚也通过上拉电阻R456连接电源信号并上拉至高电平；芯片的4脚和5脚为输出引脚，其输出的1V电源VCC1V0对后端电路供电，同时也通过电容C621和C622接地滤波；芯片的6脚为反馈信号引脚，输出的1V电源信号通过采样电路R437和R438采样后，采样输出的电源信号通过6脚反馈回芯片，从而保证芯片的稳定可靠供电。

图中左中部分电路为6V\/1.8V电源子电路：6V电源VCC6V通过电容C624和C625滤波后，输入到电源芯片U17(型号为TPS82130SIL)的2脚；芯片的1脚通过上拉电阻R439连接控制信号(图中标示PG_1V0，为芯片U16的7脚)；芯片的3脚直接接地，芯片的8脚通过电容C623接地；芯片的7脚也通过上拉电阻R440连接电源信号并上拉至高电平；芯片的4脚和5脚为输出引脚，其输出的1.8V电源VCC1V8对后端电路供电，同时也通过电容C626和C627接地滤波；芯片的6脚为反馈信号引脚，输出的1.8V电源信号通过采样电路R441和R442采样后，采样输出的电源信号通过6脚反馈回芯片，从而保证芯片的稳定可靠供电。

图中左下部分电路为6V\/3.3V电源子电路：6V电源VCC6V通过电容C608和C609滤波后，输入到电源芯片U14(型号为TPS82130SIL)的2脚；芯片的1脚通过上拉电阻R439连接控制信号(图中标示PG_1V8，为芯片U17的7脚)；芯片的3脚直接接地，芯片的8脚通过电容C610接地；芯片的7脚也通过上拉电阻R428连接电源信号并上拉至高电平；芯片的4脚和5脚为输出引脚，其输出的3.3V电源VCC3V3对后端电路供电，同时也通过电容C611和C612接地滤波；芯片的6脚为反馈信号引脚，输出的3.3V电源信号通过采样电路R429和R430采样后，采样输出的电源信号通过6脚反馈回芯片，从而保证芯片的稳定可靠供电。

图中右下部分电路为6V\/1.5V电源子电路：6V电源VCC6V通过电容C629和C630滤波后，输入到电源芯片U18(型号为TPS82130SIL)的2脚；芯片的1脚通过上拉电阻R443连接控制信号(图中标示PG_1V8，为芯片U17的7脚)；芯片的3脚直接接地，芯片的8脚通过电容C628接地；芯片的7脚也通过上拉电阻R444连接电源信号并上拉至高电平；芯片的4脚和5脚为输出引脚，其输出的1.5V电源VCC1V5对后端电路供电，同时也通过电容C631和C632接地滤波；芯片的6脚为反馈信号引脚，输出的1.5V电源信号通过采样电路R445和R446采样后，采样输出的电源信号通过6脚反馈回芯片，从而保证芯片的稳定可靠供电。

如图3所示为本实用新型的非易失性存储器模块的电路原理示意图：非易失性存储器模块为由型号为W25Q256FVEIG的flash芯片构成的模块；在本实施例中，采用两片型号为W25Q256FVEIG的flash芯片；

图中，左侧的芯片为第一非易失性存储器芯片D30。芯片的1脚是片选信号，通过上拉电阻R93连接3.3V电源信号默认拉高，连接处理器模块引脚并获取片选控制信号MIO1_QSPI0_CS1；芯片的4脚直接接地；芯片的2脚、3脚、5脚和7脚则连接处理器模块引脚并进行数据交互；芯片的6脚连接处理器模块引脚并获取时钟信号；芯片的8脚连接电源信号VCC3V3_QSPI，并通过电容C183接地滤波；电源信号VCC3V3_QSPI有处理器模块输出的控制信号QSPI1_RESET控制。处理器模块输出的信号QSPI1_RESET通过电阻R114连接电源信号并上拉至高电平，用户保证该路信号的稳定性；同时也通过电阻R113连接到开关管V5的控制端，开关管V5的活动端一端接地，另一端连接开关管V4的控制端，开关管V4的活动端一端直接连接电源信号VCC3V3，另一端则输出信号VCC3V3_QSPI；当处理器需要复位第一非易失性存储器芯片D30时，处理器模块通过将QSPI1_RESET置高电平实现VCC3V3_QSPI有电，将QSPI1_RESET置低电平实现VCC3V3_QSPI关电；即可对第一非易失性存储器芯片的电源信号进行控制，从而对第一非易失性存储器芯片D30进行断电复位。

图中，右侧的芯片为第二非易失性存储器芯片D31。芯片的1脚是片选信号，通过上拉电阻R221连接3.3V电源信号默认拉高，连接处理器模块引脚并获取片选控制信号MIO1_QSPI0_CS2；芯片的4脚直接接地；芯片的2脚、3脚、5脚和7脚则连接处理器模块引脚并进行数据交互；芯片的6脚连接处理器模块引脚并获取时钟信号；芯片的8脚连接电源信号VCC3V3_QSPI_PL，并通过电容C509接地滤波；电源信号VCC3V3_QSPI_PL由处理器模块输出的控制信号QSPI2_RESET控制。处理器模块输出的信号QSPI2_RESET通过电阻R213连接电源信号并上拉至高电平，用户保证该路信号的稳定性；同时也通过电阻R212连接到开关管V7的控制端，开关管V7的活动端一端接地，另一端连接开关管V6的控制端，开关管V6的活动端一端直接连接电源信号VCC3V3，另一端则输出信号VCC3V3_QSPI_PL；当处理器需要复位第二非易失性存储器芯片D31时，处理器模块通过将QSPI2_RESET置高电平实现VCC3V3_QSPI_PL有电，将QSPI2_RESET置低电平实现VCC3V3_QSPI_PL关电；即可对第二非易失性存储器芯片的电源信号进行控制，从而对第二非易失性存储器芯片D31进行断电复位。

如图4所示为本实用新型的高速AD转换模块的电路原理示意图：高速AD转换模块为由型号为ADS58C48IPFP的高速ADC芯片构成的模块；5V电源信号通过稳压器芯片N1(型号为NCP565MNADJT2G)转换为1.8V稳定电源信号AVDD1V8后，给高速AD转换芯片U2供电。

芯片U2的23脚和24脚为第一模拟量输入引脚，其通过由R283、R284、R291和R292以及C556～C558构成的滤波电路后，连接外部输入的模拟量信号ADC_INA_P和ADC_INA_M；类似的，芯片U2的26脚和27脚为第二模拟量输入引脚，通过相同的滤波电路后连接外部输入的模拟量信号ADC_INB_P和ADC_INB_M；芯片U2的34脚和35脚为第三模拟量输入引脚，通过相同的滤波电路后连接外部输入的模拟量信号ADC_INC_P和ADC_INC_M；芯片U2的37脚和38脚为第四模拟量输入引脚，通过相同的滤波电路后连接外部输入的模拟量信号ADC_IND_P和ADC_IND_M；芯片的29脚通过电容C552和C571接地滤波，同时连接处理器模块并获取信号ADC_IN_CM；芯片的1脚、60脚、69脚和70脚连接电源信号VCC1V8；芯片的22脚、25脚、28脚、30脚、33脚、36脚和39脚连接电源信号AVDD1V8；芯片的18脚、19脚、20脚、16脚、构成U2芯片的串行控制信号接口，并与处理器连接；芯片的21脚、41脚和40脚、17脚均连接处理器模块并获取相应的控制信号；芯片的31脚和32脚通过滤波电路(包括电容C554、C555、C570，以及电阻R366和R365)连接处理器模块输出的差分时钟信号FPGA2ADC_CLK_P和FPGA2ADC_CLK_M；图中芯片U2的右侧即为高速ADC芯片的输出信号，其中4脚和5脚为一组信号，输出A通道的第0组数字信号到处理器模块；类似的，7脚和6脚为一组信号，输出A通道的第2组数字信号到处理器模块；9脚和8脚为一组信号，输出A通道的第4组数字信号到处理器模块；11脚和10脚为一组信号，输出A通道的第6组数字信号到处理器模块；13脚和12脚为一组信号，输出A通道的第8组数字信号到处理器模块；15脚和14脚为一组信号，输出A通道的第10组数字信号到处理器模块；72脚和72脚为一组信号，输出B通道的第0组数字信号到处理器模块；74脚和73脚为一组信号，输出B通道的第2组数字信号到处理器模块；76脚和75脚为一组信号，输出B通道的第4组数字信号到处理器模块；78脚和77脚为一组信号，输出B通道的第6组数字信号到处理器模块；80脚和79脚为一组信号，输出B通道的第8组数字信号到处理器模块；3脚和2脚为一组信号，输出B通道的第10组数字信号到处理器模块；54脚和55脚为一组信号，输出C通道的第0组数字信号到处理器模块；57脚和56脚为一组信号，输出C通道的第2组数字信号到处理器模块；59脚和58脚为一组信号，输出C通道的第4组数字信号到处理器模块；62脚和61脚为一组信号，输出C通道的第6组数字信号到处理器模块；64脚和63脚为一组信号，输出C通道的第8组数字信号到处理器模块；66脚和65脚为一组信号，输出C通道的第10组数字信号到处理器模块；43脚和42脚为一组信号，输出D通道的第0组数字信号到处理器模块；45脚和44脚为一组信号，输出D通道的第2组数字信号到处理器模块；47脚和46脚为一组信号，输出D通道的第4组数字信号到处理器模块；49脚和48脚为一组信号，输出D通道的第6组数字信号到处理器模块；51脚和50脚为一组信号，输出D通道的第8组数字信号到处理器模块；53脚和52脚为一组信号，输出D通道的第10组数字信号到处理器模块；芯片的68和67脚为一组差分信号，连接处理器模块并输出ADC转换的差分时钟信号。

如图5所示为本实用新型的DA转换模块的电路原理示意图：DA转换模块为由型号为DAC8311DCKT的DA转换芯片构成的模块；在本实施例中，采用两片DA转换芯片实现两路DA转换；控制器输出的控制信号DAC1_SYNC和DAC2_SYNC通过数字隔离芯片U21(型号为ADuM120N0BRZ)进行信号隔离后，输出两路控制信号DAC1_SYNC_H到第一DA转换芯片U3的1脚，同时DAC2_SYNC_H到第二路DA转换芯片U5的1脚；

同时，处理器模块输出的时钟信号DAC1_SCLK和数据信号DAC1_DIN同样通过数字隔离芯片U19进行隔离后，输入到第一DA转换芯片的2脚和3脚；芯片U3的5脚接地，6脚为输出引脚且输出的模拟量信号通过电感L17和RC滤波电路(R266、R265和C530)滤波后，输出第一路模拟量信号DAC1；芯片U3的4脚为参考电源引脚，其连接由稳压芯片U4(型号为REF3030AIDBZR)输出的3V稳定电源。

类似的，处理器模块输出的时钟信号DAC2_SCLK和数据信号DAC2_DIN同样通过数字隔离芯片U20进行隔离后，输入到第二DA转换芯片的2脚和3脚；芯片U5的5脚接地，6脚为输出引脚且输出的模拟量信号通过电感L18和RC滤波电路(R274、R273和C533)滤波后，输出第二路模拟量信号DAC2；芯片U5的4脚为参考电源引脚，其连接由稳压芯片U6(型号为REF3030AIDBZR)输出的3V稳定电源。

如图6所示为本实用新型的通信模块的电路原理示意图：通信模块为由型号为MAX3490EESA的RS422通信芯片构成的模块。

处理器模块的第一路UART通信信号UART1_3V3_RX和UART1_3V3_TX连接到RS422通信芯片D23的2脚和3脚，芯片的1脚直接连接3.3V电源信号；芯片的4脚直接接地；芯片的5脚和6脚则直接连接外部的RS422通信信号的TX引脚UART1_422_TX+和UART1_422_TX-；芯片的7脚和8脚则连接外部的RS422通信信号的RX引脚UART1_422_RX+和UART1_422_RX-；同时，芯片的5脚和6脚之间并接有120欧阻抗匹配电阻；芯片的7校和8脚之间同样并接120欧阻抗匹配电阻。

类似的，处理器模块的第二路UART通信信号UART2_3V3_RX和UART2_3V3_TX连接到RS422通信芯片D24的2脚和3脚，芯片的1脚直接连接3.3V电源信号；芯片的4脚直接接地；芯片的5脚和6脚则直接连接外部的RS422通信信号的TX引脚UART2_422_TX+和UART2_422_TX-；芯片的7脚和8脚则连接外部的RS422通信信号的RX引脚UART2_422_RX+和UART2_422_RX-；同时，芯片的5脚和6脚之间并接有120欧阻抗匹配电阻；芯片的7校和8脚之间同样并接120欧阻抗匹配电阻。

如图7所示为本实用新型的存储模块的电路原理示意图：存储模块为由型号为24LC04BT-I\/OT的EEPROM芯片构成的模块；芯片的2脚直接接地，芯片的4脚连接3.3V电源信号，芯片的5脚直接接地；芯片的1脚和3脚为通信引脚，其直接连接处理器模块的I2C总线并进行数据交互，同时该两个引脚也通过各自的上拉电阻直接连接电源信号，从而保证引脚电平的稳定性。

如图8所示为本实用新型的时钟模块的电路原理示意图：时钟模块为由型号为DS1302SN+的时钟芯片构成的模块；芯片的1脚和8脚直接连接电源信号VCC3V3并取电；芯片的2脚和3脚连接晶振G5并获取晶振信号；芯片的4脚直接接地；芯片的5脚～7脚同样连接处理器模块的I2C引脚并进行数据交互(进行时钟数据的交互)；同时芯片的5脚～7脚也通过各自的上拉电阻连接电源信号，从而保证引脚电平的稳定性。

处理器模块为由型号为XC7Z020-2CLG400I的处理器模组构成的模块。由于处理器的引脚过于繁杂，在如下的描述中，本申请的处理器模块分为若干张电路原理图，并且分别进行描述。

如图9所示为本实用新型的处理器模块的第一电路原理示意图：该图中，处理器模块的引脚为连接高速ADC模块输出的C通道和D通道的ADC数据信号。

如图10所示为本实用新型的处理器模块的第二电路原理示意图：该图中，芯片的U13脚连接1.8V电源信号VCC1V8；芯片的T11、T10、T12、U12、V12、W13、T14、T15、P14、R14、Y16和Y17脚连接高速ADC模块输出的A通道信号；芯片的W14、Y14、T16、U17、V15、W15、U14和U15引脚连接高速ADC模块的18脚、19脚、20脚、16脚、21脚、41脚和40脚，并进行数据交互；芯片的U18和U19脚连接FPGA2ADC_CLK_P和FPGA2ADC_CLK_M信号，并连接高速ADC模块并输出时钟信号；芯片的N18脚和P19脚连接ADC_CLKOUT_P和ADC_CLKOUT_M引脚，并输入ADC生成的时钟信号；芯片的R16、R17、T17、R18、V17、V18、W18、W19、N17、P18、P15和P16引脚连接高速ADC模块B通道数据管脚72脚、71脚、74脚、73骄傲、76脚、75脚、78脚、77脚、80脚、79脚、3脚和2脚，并获取对应的数字量输入信号。

如图11所示为本实用新型的处理器模块的第三电路原理示意图：芯片的G14脚通过发光二极管V8连接电源信号；芯片的E17脚、D18脚、E18脚和E19脚，连接SPI总线信号，其中E17脚和D18脚引脚对外输出控制信号SPI_CS和时钟信号SPI_SCL，E18脚和E19脚则连接SPI_MO和SPI_MI信号并进行数据交换；芯片的M19、M20和M17则作为保留引脚，用于扩展功能；芯片的F19、F20、G17、G18、J20和H20则连接DA转换模块，并输出对应的控制信号DAC1_SYNC和DAC2_SYNC，同时也输出时钟信号DAC1_SCLK和DAC2_SCLK，同时还输出数据信号DAC1_DIN和DAC2_DIN；芯片的G20和H15脚作为处理器模块的第一通信引脚，为UART通信引脚，其直接连接通信模块并进行数据交互；芯片的G15和K14脚作为处理器模块的第二通信引脚，为UART通信引脚，其直接连接通信模块并进行数据交互。

如图12所示为本实用新型的处理器模块的第四电路原理示意图：芯片的E6脚、A7脚、B8脚、D6脚、B7脚、A6脚和A5脚连接图3中的非易失性存储器模块并进行数据交互；芯片的E9和C6脚则连接图7中的存储模块并进行数据交互；芯片的D9脚、E8脚和C5脚则连接图8中的时钟模块并进行数据交互。

如图13所示为本实用新型的处理器模块的第五电路原理示意图：芯片的B10脚通过R46电阻默认拉高；芯片的E11脚均通过分压电阻R47和R48获取1.65V参考电压；芯片的F12脚、A11脚和A10脚则作为备用引脚，用于后期扩展；芯片的B15脚和D16脚则连接图3中的非易失性存储器模块，并通过拉低输出一个复位信号。

如图14所示为本实用新型的处理器模块的第六电路原理示意图：本电路连接外部DDR3内存芯片，芯片的L2脚和M2脚连接外部DDR3并输出时钟信号DDR3_CLK_P和DDR3_CLK_N；芯片的N1脚、P4脚、P5脚、M5脚连接外部DDR3并输出控制信号DDR3_CS、DDR3_RAS、DDR3_CAS、DDR3_WE；芯片的N2脚、K2脚、M3脚、K3脚、M4脚、L1脚、L4脚、K4脚、K1脚、J4脚、F5脚、G4脚、E4脚、D4脚和F4脚作为地址信号线连接外部DDR3的地址信号管脚；芯片的B4脚连接并输出复位信号DDR3_RESET；芯片的C3脚、B3脚、A2脚、A4脚、D3脚、D1脚、C1脚、E1脚、E2脚、E3脚、G3脚、H3脚、J3脚、H2脚、H1脚、J1脚、P1脚、P3脚、R3脚、R1脚、T4脚、U4脚、U2脚、U3脚、V1脚、Y3脚、W1脚、Y4脚、Y2脚、W3脚、V2脚和V3脚则连接DDR3的数据信号接口。芯片的C2脚、B2脚，连接第一路同步信号线DDR3_DQS0_P和DDR3_DQS0_N；G2脚和F2脚，连接第二路同步信号线DDR3_DQS1_P和DDR3_DQS1_N；R2脚和T2脚，连接第三路同步信号线DDR3_DQS2_P和DDR3_DQS2_N；W5脚和W4脚，连接第四路同步信号线DDR3_DQS3_P和DDR3_DQS3_N。

如图15所示为本实用新型的处理器模块的第七电路原理示意图：该部分电路原理图为处理器芯片的电源信号连接电路图；芯片的G8脚连接PLL供电电压1.8V；F11脚连接关键存储器备用电源VBAT；J9脚、J11脚、L11脚、N9脚、N11脚、P10脚、R9脚、F8脚、G9脚、H8脚、K8脚和M8脚均连接1.8V内部ADC和辅助1.8V电源；G11脚、H10脚连接BRAM所需1.0V电源；N6脚、R6脚和T6脚连接3.3V电源；A3脚、D2脚、E5脚、G1脚、H4脚、L3脚、P2脚、R5脚、U1脚和V4脚连接DDR3所需电源1.5V；K6脚连接电源信号3.3V；N19脚、R115脚、T18脚、V14脚、W17脚和Y20脚连接Bank 34供电电源可调电压VCC_ADJ；C19脚、F18脚、H14脚、J17脚、K20脚、M16脚连接Bank35供电电源3.3V；Y10脚、W7脚、U11脚和T8脚连接Bank 13供电电源可调电压VCC_ADJ；E15脚、D12脚、B16脚和A13脚连接Bank 501所需供电电源3.3V；D7脚和B6脚连接Bank 500供电电源3.3V；R7脚、P8脚、N7脚、L7脚、J7脚、G7脚、R13脚、P12脚、N13脚、M12脚、L13脚、K12脚、J13脚、H12脚和G13脚连接内核逻辑所需的供电电源1.0V。

如图16所示为本实用新型的处理器模块的第八电路原理示意图：该部分电路原理图为处理器芯片的接地信号连接电路图；L18脚、L12脚、L8脚、K15脚、K13脚、K11脚、K7脚、K5脚、J12脚、J8脚、J2脚、H19脚、H13脚、H11脚、H9脚、H7脚、G16脚、G12脚、G10脚、F7脚、F3脚、E20脚、E10脚、D17脚、C14脚、B11脚、C4脚、C9脚、B1脚、J10脚、F10脚、M1脚、M7脚、M11脚、M13脚、N4脚、N8脚、N10脚、N12脚、N14脚、P7脚、P9脚、P11脚、P13脚、P17脚、R8脚、R12脚、R20脚、T3脚、T7脚、T13脚、U6脚、U16脚、V9脚、V19脚、W2脚、W12脚、Y5脚、Y15脚、A8脚和A18脚额脚均直接接地。

如图17所示为本实用新型的处理器模块的第九电路原理示意图：芯片的G6脚、F6脚、F9脚和J6脚为JTAG信号并连接到对外连接器；芯片的R10脚、和L6脚均通过各自的上拉电阻连接电源信号，R11脚是芯片FPGA配置完成信号，输出高有效；芯片的M6脚直接连接电源信号；芯片的K9脚、L10脚、L9脚、K10脚、M9脚和M10脚均直接接地。

设计图

新型高速脉冲信号处理电路论文和设计

新型高速脉冲信号处理电路论文和设计-洪晓峰

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主设计要求

设计方案

设计说明书

设计图

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