一种应用于可逆逻辑电路的ZCG可逆逻辑门电路论文和设计

全文摘要

本实用新型涉及一种应用于可逆逻辑电路的ZCG可逆逻辑门电路，包括第一反相器、第二反相器、第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门和第五异或门。本实用新型采用传输门MOS实现ZCG可逆逻辑门电路,减少面积、降低功耗和提高性能。

主设计要求

1.一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：包括第一反相器、第二反相器、第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门和第五异或门；第一与门、第二与门、第一异或门、第二异或门、第三异或门和第四异或门的输入均包括A端、B端以及A非端，输出均为Y端；所述第五异或门输入包括A端和B端，输出为Y端；所述第一反相器的输入端作为ZCG可逆逻辑门的第二输入端B并与第一与门的A非端、第二与门的A端和第二异或门的A端分别连接，第一反相器的输出端分别与第一与门的A端、第二与门的A非端和第二异或门的A非端相连；第一与门的B端作为ZCG可逆逻辑门的第一输入端A并与第二与门的B端、第二异或门的B端和第四异或门的B端分别连接，第一与门的Y端与第一异或门的B端相连；第二与门的Y端与第三异或门的B端相连；第一异或门的Y端作为CG可逆逻辑门的第一输出端P；第二异或门的Y端作为ZCG可逆逻辑门的第二输出端Q;第三异或门的Y端作为ZCG可逆逻辑门的第三输出端R；第二反相器的输入端作为ZCG可逆逻辑门的第三输入端C并与第四异或门的A端、第三异或门的A端和第一异或门的A端分别连接，第二反相器的输出端与第一异或门的A非端、第三异或门的A非端和第四异或门的A非端分别连接；第四异或门的Y端与第五异或门的A端相连；第五异或门的B端作为ZCG可逆逻辑门的第四输入端D，第五异或门的Y端作为ZCG可逆逻辑门的第四输出端S。

设计方案

所述第一反相器的输入端作为ZCG可逆逻辑门的第二输入端B并与第一与门的A非端、第二与门的A端和第二异或门的A端分别连接，第一反相器的输出端分别与第一与门的A端、第二与门的A非端和第二异或门的A非端相连；

第一与门的B端作为ZCG可逆逻辑门的第一输入端A并与第二与门的B端、第二异或门的B端和第四异或门的B端分别连接，第一与门的Y端与第一异或门的B端相连；

第二与门的Y端与第三异或门的B端相连；

第一异或门的Y端作为CG可逆逻辑门的第一输出端P；第二异或门的Y端作为ZCG可逆逻辑门的第二输出端Q;第三异或门的Y端作为ZCG可逆逻辑门的第三输出端R；

第二反相器的输入端作为ZCG可逆逻辑门的第三输入端C并与第四异或门的A端、第三异或门的A端和第一异或门的A端分别连接，第二反相器的输出端与第一异或门的A非端、第三异或门的A非端和第四异或门的A非端分别连接；

第四异或门的Y端与第五异或门的A端相连；

第五异或门的B端作为ZCG可逆逻辑门的第四输入端D，第五异或门的Y端作为ZCG可逆逻辑门的第四输出端S。

2.根据权利要求1所述的一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：所述每个与门均包括一个传输门以及一个传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与 Y端，其中作为A非端的晶体管控制端连接至传输管的控制端，所述传输管的另外两端分别接地、接Y端。

3.根据权利要求2所述的一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：所述第一晶体管、第二晶体管与传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与 NMOS管。

4.根据权利要求1所述的一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：所述第一异或门、第二异或门、第三异或门和第四异或门均包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。

5.根据权利要求4所述的一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：所述第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。

6.根据权利要求1所述的一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：所述第五异或门包括第一传输管、第二传输管、第三传输管和第四传输管，所述第一传输管的控制端作为异或门的A端并与第二传输管的漏极和第三传输管的控制端分别连接，第一传输管的漏级作为异或门的B端并与第二传输管的控制端和第四传输管的控制端分别连接，第一传输管的源级作为异或门的F端并与第二传输管的源级第三传输管的漏极分别连接；第三传输管的源级与第三传输管的漏极连接；第四传输管的源级接地。

7.根据权利要求6所述的一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：所述第一传输管、第二传输管、第三传输管和第四传输管均为MOS管。

设计说明书

技术领域

本实用新型涉及一种应用于可逆逻辑电路的ZCG可逆逻辑门电路。

背景技术

科学家Landauer提出：经典电路存在不可逆操作时，信息丢失将会导致能量损耗。科学家Bennett发现当计算过程采用可逆操作时，会存在不损耗能量。为避免经典电路不可逆性操作造成电路能耗损耗，很多学者开展将不可逆操作改成可逆操作研究。可逆逻辑设计需遵守：（1）可逆逻辑电路输入端与输出端个数一致。（2）可逆逻辑电路输入与输出是一一映射关系。国外期刊已刊载了用二进制以及BCD冗余码表示的十进制加法器的可逆逻辑实现，在电路实现上，2002年VosAD和Desoete利用晶体管构造实现了可逆电路，首次将它们运用于工业实现；2014年K.Prudhvi Raj提出了数字电路晶体管级的实现，采用互补CMOS电路来实现可逆逻辑门电路。ZCG可逆逻辑门电路，可用式（1）描述其功能。

F(P,Q,R,S)=( AB’⊕C,A⊕B, AB⊕C, A⊕C⊕D ) (1)

ZCG可逆逻辑门的输入端与输出端个数一致，且输入与输出是一一映射关系，当给定一个输入后，得到唯一输出与之对应。

采用互补CMOS电路来实现ZCG可逆逻辑门电路，存在使用MOS数量多，面积大，ZCG可逆逻辑门电路的传播延时大，性能差。

发明内容

有鉴于此，本实用新型的目的在于提供一种应用于可逆逻辑电路的ZCG可逆逻辑门电路，以解决ZCG可逆逻辑门电路的传播延时大，性能差的问题。

为实现上述目的本实用新型采用以下技术方案实现：

一种应用于可逆逻辑电路的ZCG可逆逻辑门电路,其特征在于：包括第一反相器、第二反相器、第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门和第五异或门：第一与门、第二与门、第一异或门、第二异或门、第三异或门和第四异或门的输入均包括A端、B端以及A 非端，输出均为Y端；所述第五异或门输入包括A端和B端，输出为Y端；

第二与门的Y端与第三异或门的B端相连；

第四异或门的Y端与第五异或门的A端相连；

第五异或门的B端作为ZCG可逆逻辑门的第四输入端D，第五异或门的Y端作为ZCG可逆逻辑门的第四输出端S。

进一步的，所述每个与门均包括一个传输门以及一个传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与 Y端，其中作为A非端的晶体管控制端连接至传输管的控制端，所述传输管的另外两端分别接地、接Y端。

进一步的，所述第一晶体管、第二晶体管与传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与 NMOS管。

进一步的，所述第一异或门、第二异或门、第三异或门和第四异或门均包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端。

进一步的所述第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。

进一步的，所述第五异或门包括第一传输管、第二传输管、第三传输管和第四传输管，所述第一传输管的控制端作为异或门的A端并与第二传输管的漏极和第三传输管的控制端分别连接，第一传输管的漏级作为异或门的B端并与第二传输管的控制端和第四传输管的控制端分别连接，第一传输管的源级作为异或门的F端并与第二传输管的源级第三传输管的漏极分别连接；第三传输管的源级与第三传输管的漏极连接；第四传输管的源级接地。

进一步的，所述第一传输管、第二传输管、第三传输管和第四传输管均为MOS管。

本实用新型与现有技术相比具有以下有益效果：

本实用新型采用传输门MOS实现ZCG可逆逻辑门电路, 减少面积、降低功耗和提高性能。

附图说明

图1是本实用新型ZCG可逆逻辑门电路原理图；

图2是本实用新型与门原理图和符号；

图3是本实用新型异或门原理图和符号；

图4是本实用新型异或门原理图和符号。

具体实施方式

下面结合附图及实施例对本实用新型做进一步说明。

请参照图1本实施例提供一种应用于可逆逻辑电路的ZCG可逆逻辑门电路包括第一反相器、第二反相器、第一与门、第二与门、第一异或门、第二异或门、第三异或门、第四异或门和第五异或门：第一与门、第二与门、第一异或门、第二异或门、第三异或门和第四异或门的输入均包括A端、B端以及A 非端，输出均为Y端；所述第五异或门输入包括A端和B端，输出为Y端；

第二与门的Y端与第三异或门的B端相连；

第四异或门的Y端与第五异或门的A端相连；

第五异或门的B端作为ZCG可逆逻辑门的第四输入端D，第五异或门的Y端作为ZCG可逆逻辑门的第四输出端S。

如图2所示，所述每个与门均包括一个传输门以及一个传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为与门的A端与A非端，两个并联节点分别作为与门的B端与 Y端，其中作为A非端的晶体管控制端连接至传输管的控制端，所述传输管的另外两端分别接地、接Y端，所述第一晶体管、第二晶体管与传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与 NMOS管。当A=1时，传输门导通，传输管截止，输出F等于B；当A=0时，传输门截止，传输管导通，输出F等于0，实现与逻辑功能为F=AB。

如图3所示，所述第一异或门、第二异或门、第三异或门和第四异或门均包括一个传输门、第一传输管、以及第二传输管，所述传输门包括相互并联的第一晶体管与第二晶体管，两个晶体管的控制端分别作为异或门的A端与A非端；第一传输管的控制端与反相器相连后作为异或门的B端，第一传输管的漏极接A端，第一传输管的源极与第二传输管漏极相连，第二传输管的控制端接B端，第二传输管的源极接A非端；所述传输门的两个晶体管的并联节点分别连接至第一传输管的源极、B端，所述第一传输管的源极作为异或门的输出端F端‘第一晶体管、第二晶体管、第一传输管、第二传输管均为MOS管，其中第一晶体管与第二晶体管分别为PMOS管与NMOS管。当A=0时，传输门导通，反相电路截止，输出F等于B；当A=1时，反相器导通,传输门截止，输出等于B',实现异或逻辑功能为F=A⊕B。

如图4所示，所述第五异或门包括第一传输管、第二传输管、第三传输管和第四传输管，所述第一传输管的控制端作为异或门的A端并与第二传输管的漏极和第三传输管的控制端分别连接，第一传输管的漏级作为异或门的B端并与第二传输管的控制端和第四传输管的控制端分别连接，第一传输管的源级作为异或门的F端并与第二传输管的源级第三传输管的漏极分别连接；第三传输管的源级与第三传输管的漏极连接；第四传输管的源级接地，所述第一传输管、第二传输管、第三传输管和第四传输管均为MOS管。减少管子数目，降低电容和提高充放电速度，当A=0，B=0时，M1 M2导通，M3M4截止，输出F=0；当A=0，B=1时，M1 M4导通，M2M3截止，输出F=1；当A=1，B=0时，M2M3导通，M1 M4截止，输出F=1，当A=1，B=1时，M3 M4导通，M1 M2截止，输出F=0，实现异或逻辑功能为F= A⊕B。

以上所述仅为本实用新型的较佳实施例，凡依本实用新型申请专利范围所做的均等变化与修饰，皆应属本实用新型的涵盖范围。

设计图

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