导读:本文包含了时钟恢复论文开题报告文献综述、选题提纲参考文献，主要关键词:时钟,数据恢复,电路,锁相环,可编程,门阵列,双环。
时钟恢复论文文献综述写法
冯肖雄,邱超[1]（2019）在《电路仿真业务中DCR时钟恢复算法的VLSI实现》一文中研究指出PWE3是一种端到端的业务仿真技术,它是为了解决传统通信网络与IP承载网络结合而提出的一种方法,本文针对PWE3技术中最为关键的时钟恢复算法,提出了一种VLSI实现结构,并通过FPGA上板调测实现整个算法,实践证明该结构具有精简的电路资源,高效的工作效率以及超强的稳定性。(本文来源于《电子技术与软件工程》期刊2019年07期）
郝瑞斌[2]（2019）在《实时数字相干光通信系统中时钟恢复算法的FPGA实现》一文中研究指出随着社会的发展与进步,人们对实时数字相干光通信系统中数据传输速率的要求越来越高。在以往的低速率实时数字相干光通信系统中,由于数据传输速率低,所以接收端数字信号处理(DSP)算法的并行度低,并且在现场可编程门阵列(FPGA)中实现简单,但是随着数据速率的提升,就需要在有限资源的FPGA中实现并行化更高的DSP算法。在本文中主要着眼于DSP算法中的时钟恢复算法的并行化,通过对传统并行化时钟恢复算法的改进来得到一种复杂度低、占用资源量少的改进并行化时钟恢复算法。本文的具体研究内容分为以下两部分:首先,完成了基于Matlab的并行化时钟恢复算法伪代码,并对传统并行时钟恢复算法进行改进,通过使用共享数控振荡器(SNCO)来代替独立数控振荡器(INCO),在性能不变的情况下,节省算法资源量16%以上,并在2.5Gbaud的QPSK和16QAM实验平台上对上述算法进行了离线实验验证。主要是对浮点型QPSK/16QAM传统并行时钟恢复算法、定点型QPSK/16QAM传统并行时钟恢复算法、浮点型QPSK/16QAM改进并行时钟恢复算法、定点型QPSK/16QAM改进并行时钟恢复算法的性能进行了对比分析。其次,完成了基于Quartus Ⅱ的QPSK并行时钟恢复算法Verilog代码,在基于FPGA的2.5Gbaud QPSK离线实验平台上对该算法进行了离线实验验证,并在基于FPGA的2.5Gbaud QPSK实时数字相干光通信实验平台上对上述算法进行在线实验验证。基于本文实现的实时并行时钟恢复算法,实现了对2.5Gbaud QPSK信号的实时时钟恢复。(本文来源于《北京邮电大学》期刊2019-03-31）
王锋[3]（2019）在《高速串行接口时钟数据恢复电路设计》一文中研究指出信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显着的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数据之间还会产生严重的串扰。在这种情况下,串行接口脱颖而出,一举解决了时钟歪斜以及信号串扰等多项问题。但是,当数据率高到无法忽视接口本身的寄生参数带来的影响时,串行接口传输速度也达到了瓶颈。在接口内部加入时钟数据恢复电路对输入数据进行预处理的高速串行接口逐渐取代普通串行接口成为新时代的主流,例如目前使用最多的USB和PCI-E接口。本文采用GF0.18μm ULL CMOS工艺设计了一款适用于高速串行接口的时钟数据恢复电路。基于锁相环(Phase Lock Loop,PLL)的双环路时钟数据恢复电路不仅无需额外的参考时钟,降低了高速串行接口的使用成本,而且双环路结构还有效的解决了相位噪声和锁定速度相矛盾的问题。工作在双边沿采样模式下的半速率鉴相器能够准确识别半速率时钟与输入数据之间的相位差,降低了整体电路的工作频率,大幅度减小了电路的功耗。半速率数字自动调相式鉴频器能够及时捕捉本地时钟与输入数据的频率差,增大了整个环路的频率捕获范围。四级差分环形压控振荡器不仅具有集成度高、频率调节范围大等优点,而且可以直接提供鉴频器所需要的四路相位差为45°的时钟信号。电荷泵设计采用全差分结构,配合差分压控振荡器和叁阶无源环路滤波器可以很好的抑制环境噪声对恢复数据的影响。整体电路设计分为Simulink建模、噪声分析以及晶体管级电路设计叁个阶段。其中,Simulink建模阶段通过对环路和各模块进行系统级建模分析,得到合适的环路参数;噪声分析阶段主要基于Leeson模型和Razavi模型从理论的角度分析噪声来源,指导电路设计;晶体管级电路设计阶段则使用Virtuoso、Spectre等EDA工具进行电路原理图、版图的设计和仿真。仿真结果显示,在1.8V供电条件下,电路最高可以稳定的恢复出2.5Gbps伪随机数据和1.25GHz本地采样时钟。输出数据的抖动大约23ps,输出时钟的相位噪声为-112.3dBc/Hz@1MHz。整体电路功耗约为158mW,版图面积为460μm×530μm。(本文来源于《电子科技大学》期刊2019-03-01）
孙捷,姚尧,曹睿[4]（2018）在《PTN中网络负荷变化对CES ACR时钟恢复影响的补偿算法》一文中研究指出PTN中网络负荷的变化将导致CES包的时延变化,从而使恢复的时钟产生漂移。提出了一种CES包的时延测量和补偿算法,可有效降低PTN中网络负荷变化导致的CES的ACR恢复时钟的漂移。按G.8261网络负荷模型,用算法补偿后ACR的恢复时钟漂移相比于无补偿的情况可降低75%。算法仅依赖于单向的分组到达时间,无需双向协议,因此易于实现。(本文来源于《成都信息工程大学学报》期刊2018年06期）
李雷,刘寅[5]（2018）在《基于PI的时钟数据恢复电路建模》一文中研究指出时钟数据恢复电路(CDR, clock data recovery)是接口电路接收端非常重要的一个模块,CDR环路的稳定性和性能决定了数据接收质量。基于PI(PhaseInterpolation)的时钟数据恢复电路具有Jitterpeaking易控,多通道可share共同时钟从而减少功耗并易于实现等优点,多被应用于SerDes接收端系统中。本文从CDR系统以及实际设计方面考虑,对CDR系统中每个设计环节进行了小信号等效,从而完成整个系统建模,保证了系统稳定性和性能,同时对模块设计有了明确的指导。(本文来源于《中国集成电路》期刊2018年12期）
赵靖远,张涛,李斐[6]（2018）在《基于多中继散射组网的时钟恢复方案》一文中研究指出由于目前存在的准同步时钟恢复方案不能够满足多中继散射通信的抖动指标,所以提出一种在多中继的散射信道中的低抖动时钟恢复方案;该方案由一个数字锁相环和一个模拟锁相环共同实现,即双环提取方案;数字锁相环主要是利用定时误差恢复出一个存在抖动的时钟,再由模拟锁相环对恢复出的抖动时钟进一步提纯;传统时钟恢复方案的误差为输入码率下的一比特时长,该新型方案将提高误差精度,从而大大降低在多中继传输中的时钟抖动,这将是散射通信组网的关键技术。(本文来源于《计算机测量与控制》期刊2018年10期）
廖启文,Patrick,Yin,CHIANG,祁楠[7]（2018）在《面向5G通信的高速PAM4信号时钟与数据恢复技术》一文中研究指出针对5G通信中4级脉幅调制(PAM4)格式数据的高速传输,提出了可集成的数据与时钟恢复中若干关键技术,包括波特率采样、边沿选择、最优采样和阈值调节等。在单路50 Gbit/s以上速率可有效降低芯片硬件开销,降低系统功耗,降低误码率(BER),并可以提升芯片工作鲁棒性。上述技术在65 nm互补金属氧化物半导体(CMOS)工艺下通过芯片设计及流片加工得到验证,测试结果表明:该芯片恢复时钟具备1.08 ps均方根值(RMS)的时域抖动;恢复数据最高速率在51 Gbit/s可实现3.4×10~(-9)的PAM4信号BER,以及低至6.27 pJ/bit的能耗效率。(本文来源于《中兴通讯技术》期刊2018年04期）
贺一奇[8]（2018）在《10Gb/s低功耗时钟数据恢复电路设计》一文中研究指出数据时钟恢复电路是通信芯片中组成模块之一,主要应用于光纤和金属为传导介质的通讯之中。一般系统由发送端、信号传播通道和接受模块构成。接收模块收到的信号是串行数据流。为了满足高速传输要求,通信系统一般要求时钟信息包含在数据流中。将周期信息从收到的信号中提出来,然后使用提出的周期时钟信号对接受信号进行重新采值,这个信息处理的过程称为时钟恢复和数据恢复,处理信息的设计就是时钟数据恢复电路设计。该设计所达到的极限工作速度制约着通信系统的最高的传导速度值。本文通过对时钟数据恢复电路的技术进行研究,采用低功耗的设计原理实现了一款速度为1OGb/s的高速低功耗CDR电路设计。首先分析了典型的相关电路结构,着重分析研究了基于二类锁相环的时钟数据恢复电路结构。采用典型的系统分析,建立了电路设计完善的理论模型同时获得了电路设计的关键参数之间的联系。经过对比国内外的相关设计指标最终完成了电路的原理设计。通过建立MATLAB模型得到电路带宽为17MHz系统稳定。其次利用电荷控制技术和半速率技术实现了电路中鉴相器的设计。半速率电荷控制鉴相器有着低功耗高速度和易集成等优点,对比典型的二进制鉴相器设计该设计可以减少一半左右的功耗。利用了源级开关结构技术得到了电路中VI转换的设计,该VI转换具有抑制电荷注入,减小电荷失配,灵敏度高等特点,他在标准的失配比情况下输出电压可选择的范围到达电压域的80%,满足大部分电路的需求。采用四级环振结构和公模重构技术得到了压控振荡器和配套的缓冲器电路设计,振荡器在输出频率为工作频点时不同工艺角下的K值在3.2GHZ/V至5.1GHz/V范围内。缓冲器可以将输出摆幅从百分之四十提高到百分之九十的同时将占空比稳定在百分之五十,满足设计要求。然后使用virtuoso版图工具对设计进行了版图绘制,通过对关键路径的规划、模块间交互线规划、模块保护的方法得到设计的整体版图。最后使用virtuoso软件的仿真工具对时钟数据恢复电路设计进行了整体仿真验证。电路工作频率达到5GHz证明电路属于高速设计。处理的数据速度达到1OGb/s,在不同PVT情况下最大抖动为15ps,功耗为7.5mA×0.9V,芯片面积为170um×150um。对比速度相同的同类CDR电路设计有着明显的低功耗,小面积的优势。本文通过时钟数据恢复电路的研究和分析,得到了一款较低功耗的高速CDR电路。对比传统的设计,本文所实现的设计只需要其十分之一的功耗就可以实现相同的处理速度。通过本课题的研究对模拟电路高速低功耗设计提供了有力的数据支持,同时为国内的时钟数据恢复电路设计做出了一定贡献。(本文来源于《西安电子科技大学》期刊2018-04-01）
李翠玲[9]（2018）在《基于高速CMOS时钟的数据恢复电路设计与仿真》一文中研究指出文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。(本文来源于《电子设计工程》期刊2018年06期）
胡腾飞,方毅,黄鲁[10]（2018）在《一种低抖动快锁定的时钟数据恢复电路设计》一文中研究指出采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。(本文来源于《信息技术与网络安全》期刊2018年03期）
时钟恢复论文开题报告范文
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着社会的发展与进步,人们对实时数字相干光通信系统中数据传输速率的要求越来越高。在以往的低速率实时数字相干光通信系统中,由于数据传输速率低,所以接收端数字信号处理(DSP)算法的并行度低,并且在现场可编程门阵列(FPGA)中实现简单,但是随着数据速率的提升,就需要在有限资源的FPGA中实现并行化更高的DSP算法。在本文中主要着眼于DSP算法中的时钟恢复算法的并行化,通过对传统并行化时钟恢复算法的改进来得到一种复杂度低、占用资源量少的改进并行化时钟恢复算法。本文的具体研究内容分为以下两部分:首先,完成了基于Matlab的并行化时钟恢复算法伪代码,并对传统并行时钟恢复算法进行改进,通过使用共享数控振荡器(SNCO)来代替独立数控振荡器(INCO),在性能不变的情况下,节省算法资源量16%以上,并在2.5Gbaud的QPSK和16QAM实验平台上对上述算法进行了离线实验验证。主要是对浮点型QPSK/16QAM传统并行时钟恢复算法、定点型QPSK/16QAM传统并行时钟恢复算法、浮点型QPSK/16QAM改进并行时钟恢复算法、定点型QPSK/16QAM改进并行时钟恢复算法的性能进行了对比分析。其次,完成了基于Quartus Ⅱ的QPSK并行时钟恢复算法Verilog代码,在基于FPGA的2.5Gbaud QPSK离线实验平台上对该算法进行了离线实验验证,并在基于FPGA的2.5Gbaud QPSK实时数字相干光通信实验平台上对上述算法进行在线实验验证。基于本文实现的实时并行时钟恢复算法,实现了对2.5Gbaud QPSK信号的实时时钟恢复。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时钟恢复论文参考文献
[1].冯肖雄,邱超.电路仿真业务中DCR时钟恢复算法的VLSI实现[J].电子技术与软件工程.2019
[2].郝瑞斌.实时数字相干光通信系统中时钟恢复算法的FPGA实现[D].北京邮电大学.2019
[3].王锋.高速串行接口时钟数据恢复电路设计[D].电子科技大学.2019
[4].孙捷,姚尧,曹睿.PTN中网络负荷变化对CESACR时钟恢复影响的补偿算法[J].成都信息工程大学学报.2018
[5].李雷,刘寅.基于PI的时钟数据恢复电路建模[J].中国集成电路.2018
[6].赵靖远,张涛,李斐.基于多中继散射组网的时钟恢复方案[J].计算机测量与控制.2018
[7].廖启文,Patrick,Yin,CHIANG,祁楠.面向5G通信的高速PAM4信号时钟与数据恢复技术[J].中兴通讯技术.2018
[8].贺一奇.10Gb/s低功耗时钟数据恢复电路设计[D].西安电子科技大学.2018
[9].李翠玲.基于高速CMOS时钟的数据恢复电路设计与仿真[J].电子设计工程.2018
[10].胡腾飞,方毅,黄鲁.一种低抖动快锁定的时钟数据恢复电路设计[J].信息技术与网络安全.2018