全文摘要
本实用新型为一种数据收发速率调整装置，本装置包括数据缓冲模块、位宽倍增模块和控制器的数据发送速率调整单元，与包括依次连接的比特同步模块、比特提取模块和比特对齐模块的数据接收速率调整单元分别插入发送端或接收端的SerDes与设备内部数据线之间。发送端数据发送速率调整单元将数据按倍增系数倍增，多速率输出，控制器实时调整倍增系数实现输出速率微调；接收端数据接收速率调整单元通过多次采样、比特同步、按电平变化位提取有效数据，实现不同速率的数据接收。本实用新型实现通信设备传输或接收各种速率的数据；且可对各类速率进行微调，以模拟各类业务传输速率；装置结构简单，便于推广应用。
主设计要求
1.一种数据收发速率调整装置，分为数据发送速率调整单元和数据接收速率调整单元；其特征在于：所述数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送；所述数据接收速率调整单元包括依次连接的比特同步模块、比特提取模块和比特对齐模块；数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据转换为并行数据接入比特同步模块，对数据多次采样后送入比特提取模块，根据数据起始位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
设计方案
1.一种数据收发速率调整装置，分为数据发送速率调整单元和数据接收速率调整单元；其特征在于：
所述数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送；
所述数据接收速率调整单元包括依次连接的比特同步模块、比特提取模块和比特对齐模块；数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据转换为并行数据接入比特同步模块，对数据多次采样后送入比特提取模块，根据数据起始位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
设计说明书
技术领域
本实用新型涉及通信技术领域，具体为一种数据收发速率调整装置。
背景技术
目前通信设备内部数据为并行数据，以降低处理频率，以空间换时间。设备之间通过数据线连接，数据线一般传输的是串行数据，因串行数据抗干扰能力强，传输距离远。故对外远距离传输数据的接口多采用串行接口，串行接口信号线少，线间干扰容易控制，还可以通过不断提高时钟频率来提高传输速率。
通信设备常用的串行接口为SerDes器件(serializer串行器和deserializer并行器的简称)。SerDes器件是一种主流的串行通信部件，其在发送端将多路低速并行信号转换成高速串行信号，通过传输介质(光纤、电缆等)送到接收端，其在接收端将接收的高速串行信号重新转换成低速并行信号。
当前通信设备采用的通信协议多种多样，每种通信协议都定义其协议支持的一系列的接口速率供选择。例如，以太网协议的接口速率包括10Mb\/s、100Mb\/s、1000Mb\/s、1Gb\/s、10Gb\/s等；SDH(同步数字体系)的接口速率包括155.52Mb\/s、622.08Mb\/s、2488.32Mb\/s等。一台通信设备需要同一个接口实现传输或接收多种速率的数据。现有设备实现多速率的收发主要依赖于SerDes支持多速率的功能。虽然目前SerDes器件可以满足一种或者多种速率数据的收发，但同一个SerDes器件很难实现通信设备所需的各种速率数据的收发。而需要一个接口将数据线上的数据采样转换为设备内能处理的数据。
在通信设备中还存在需要对接口速率进行微小调整的情况，目前也主要是依靠SerDes器件的速率微调功能。但目前SerDes器件的速率微调功能有限，尚不能满足对各类速率进行微调的要求。例如在PWE3(边缘到边缘的伪线仿真)中，分组交换网络需要尽可能真实地模拟TDM(时分复用)等业务的基本行为和特征，如数据内容、传输速率等。分组交换网络只能传输TDM等业务的内容，但无法传递TDM的时钟速率。这需要对分组交换网络到TDM设备传输端接口的速率进行微小调整，才能模拟TDM业务传输速率，但目前的SerDes器件对此无能为力。
故现通信设备需要一种支持多速率且能进行实时速率微调的发送接收装置。
实用新型内容
本实用新型的目的是设计一种数据收发速率调整装置，本装置分为数据发送速率调整单元和数据接收速率调整单元，分别插入发送端或接收端的SerDes与设备内部数据线之间，在发送端数据发送速率调整单元通过将数据按照倍增系数进行倍增，实现多速率输出，通过实时调整倍增系数实现输出速率微调；在接收端数据接收速率调整单元通过多次采样、比特同步、按电平变化位提取有效数据和比特对齐实现不同速率的数据接收。
本实用新型设计的一种数据收发速率调整装置，分为数据发送速率调整单元和数据接收速率调整单元。
数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送。
所述数据接收速率调整单元包括依次连接的比特同步模块、比特提取模块和比特对齐模块。数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据转换为并行数据接入比特同步模块，对数据多次采样后送入比特提取模块，根据电平变化位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
本实用新型设计的一种数据收发速率调整装置的数据发送速率调整单元发送数据时，发送设备的并行数据输出端将并行数据送入数据缓冲模块暂存，数据缓冲模块实时监测自身暂存数据量与其最大存储容量的比值，将存储状态信息，实时传送给控制器；控制器按发送设备内部并行数据速率和发送SerDes接口串行数据速率计算倍增系数，并根据位宽倍增模块的状态实时调整，实时传输到位宽倍增模块。位宽倍增模块读取数据缓冲模块中暂存的数据并按照控制器实时给出的倍增系数扩展倍增，并对得到的比特流进行调整，拆分或合并对齐成符合发送SerDes接口的并行数据位宽的比特流。发送SerDes接口将比特流转换成高速串行信号发送。本数据接收速率调整单元接收数据时，当发送设备发送的比特流传输速率等于接收设备的接收SerDes接口速率，直接进行比特对齐后数据输出至设备内并行数据输入端。当发送设备发送的比特流传输速率小于接收设备的接收SerDes接口速率，接收SerDes接口对接收的对端发送的比特流每比特采样多次，所得比特流送入数据接收速率调整单元的比特同步模块，比特同步模块将接收的比特流提供给比特提取模块。比特提取模块根据比特流中的电平变化位，从采样所得的比特流中提取有效数据。之后对齐成符合设备内并行数据输入端格式要求的并行数据，输出至设备内并行数据输入端。
与现有技术相比，本实用新型一种数据收发速率调整装置的优点为：1、能将设备内的并行数据速率转换为与其SerDes接口相同的速率，或者将数据线上的传输的数据采样转换为符合设备内并行数据输入端要求的数据；实现通信设备传输或接收各种速率的数据；2、满足对各类速率进行微调的要求，以模拟各类业务传输速率；3、装置结构简单，连接于设备内部数据端口与SerDes接口之间，无需对通信设备改动，安装简易，便于推广应用。
附图说明
图1为本数据收发速率调整装置实施例的数据发送速率调整单元结构示意图；
图2为本数据收发速率调整装置实施例的数据接收速率调整单元结构示意图。
具体实施方式
本数据收发速率调整装置实施例，分为数据发送速率调整单元和数据接收速率调整单元。
如图1所示，图中空心宽箭头表示比特流，实线箭头表示电信号。本例数据发送速率调整单元包括数据缓冲模块、位宽倍增模块和控制器，数据发送速率调整单元安装于发送设备的并行数据输出端和发送SerDes接口之间，并行数据输出端连接数据发送速率调整单元的数据缓冲模块，数据缓冲模块的状态信号接入控制器，同时将暂存的并行数据送入位宽倍增模块，控制器根据状态信号将倍增系数控制信号送入位宽倍增模块，位宽倍增模块按控制器给出的倍增系统对并行数据进行倍增，实现速率调整，其输出接入发送SerDes接口，转换成高速串行信号发送。本例发送速率为155.52Mb\/s。
本例数据接收速率调整单元如图2所示，图中空心宽箭头表示比特流。包括依次连接的比特同步模块、比特提取模块和比特对齐模块。数据接收速率调整单元安装于接收设备的并行数据输入端和接收SerDes接口之间，接收SerDes接口接收的串行数据和转换为并行数据，本例接收速率为622.08Mb\/s。SerDes接口接入比特同步模块，对数据多次采样后送入比特提取模块，根据数据起始位提取有效数据，接入比特对齐模块，将提取的有效数据合并对齐恢复成并行数据，送入接收设备内的并行数据输入端。
上述实施例，仅为对本实用新型的目的、技术方案和有益效果进一步详细说明的具体个例，本实用新型并非限定于此。凡在本实用新型的公开的范围之内所做的任何修改、等同替换、改进等，均包含在本实用新型的保护范围之内。
设计图
相关信息详情
申请码:申请号:CN201921095502.1
申请日:2019-07-12
公开号:公开日:国家:CN
国家/省市:45(广西)
授权编号:CN209805840U
授权时间:20191217
主分类号:H04L1/00
专利分类号:H04L1/00;H04L7/00
范畴分类:申请人:中国电子科技集团公司第三十四研究所
第一申请人:中国电子科技集团公司第三十四研究所
申请人地址:541004 广西壮族自治区桂林市七星区六合路98号
发明人:郑乐;邱帆;张凤军;吴斌;陈选育;郑鹏;高荣亮;谭绍峰;黄柏华;张旭炜
第一发明人:郑乐
当前权利人:中国电子科技集团公司第三十四研究所
代理人:欧阳波
代理机构:45107
代理机构编号:桂林市持衡专利商标事务所有限公司 45107
优先权:关键词:当前状态:审核中
类型名称:外观设计